CN115565900A - 测试电路及其操作方法 - Google Patents

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CN115565900A CN202210217656.3A CN202210217656A CN115565900A CN 115565900 A CN115565900 A CN 115565900A CN 202210217656 A CN202210217656 A CN 202210217656A CN 115565900 A CN115565900 A CN 115565900A
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黄嘉纬
王威智
郭政诚
张元耀
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Abstract

本发明实施例涉及测试电路及其操作方法。本公开提供一种晶片。所述晶片包含裸片、与所述裸片相邻的切割道及与所述切割道相邻的测试电路。所述测试电路包含第一开关、第二开关及第三开关。所述第一开关具有耦合到第一受测装置的第一节点及耦合到第一信号供应节点的第二节点。所述第二开关具有耦合到所述第二DUT的第一节点及耦合到所述第一信号供应节点的第二节点。所述第三开关具有直接耦合到所述第一DUT及所述第二DUT的第一节点。所述第三开关具有耦合到第二信号供应节点的第二节点。所述第三开关选择性地将所述第一DUT及所述第二DUT两者耦合到所述第二信号供应节点。

Description

测试电路及其操作方法
技术领域
本发明实施例涉及测试电路及其操作方法。
背景技术
最小化例如晶体管的电组件的可变性及减小跨晶片差异一直是集成电路制造及设计中的关注点。
制造工艺控制监测器(process control monitor，PCM)测试线为典型晶片级测试结构，其将受测装置(device-under-test，DUT)及外围测试电路放置在晶片切割道中。晶片切割道中的空间取决于若干因素且DUT的数目可能由此受限。
发明内容
根据本发明的实施例，一种晶片，其包括：裸片；切割道，其与所述裸片相邻；及测试电路，其与所述切割道相邻，所述测试电路包含：第一开关，其具有耦合到第一受测装置(DUT)的第一节点及耦合到第一信号供应节点的第二节点；第二开关，其具有耦合到第二DUT的第一节点及耦合到所述第一信号供应节点的第二节点；第三开关，其具有直接耦合到所述第一DUT及所述第二DUT的第一节点，所述第三开关具有耦合到第二信号供应节点的第二节点，其中所述第三开关选择性地将所述第一DUT及所述第二DUT两者耦合到所述第二信号供应节点。
根据本发明的实施例，一种用于制造测试电路的方法，其包括：提供晶片，其具有裸片及与所述裸片相邻的切割道；提供第一开关，其具有耦合到所述切割道中的第一接触垫的第一节点及耦合到第一信号供应节点的第二节点；提供第二开关，其具有耦合到所述切割道中的第二接触垫的第一节点及耦合到所述第一信号供应节点的第二节点；及提供第三开关，其具有直接耦合到所述切割道中的第三接触垫及第四接触垫的第一节点。
根据本发明的实施例，一种用于测试晶片的方法，所述晶片包含裸片、与所述裸片相邻的切割道及所述切割道中的测试电路，所述测试电路包含耦合到第一接触垫的第一开关、耦合到第二接触垫的第二开关以及耦合到第三接触垫及第四接触垫的第三开关，所述方法包括：通过所述第三开关将第一测试信号施加到第一DUT及第二DUT或从第一DUT及第二DUT接收第一测试信号；通过所述第一开关切换所述第一DUT的逻辑状态；及通过所述第二开关切换所述第二DUT的逻辑状态。
附图说明
当结合附图阅读时从以下详细描述最好地理解本公开的方面。应强调，根据行业中的标准实践，各种构件未按比例绘制。实际上，为清晰论述，各种构件的尺寸可任意地增大或减小。
图1是实例半导体晶片的俯视图。
图2展示根据本公开的一些实施例的实例测试电路的架构。
图3展示根据本公开的一些实施例的实例测试电路的架构。
图4展示根据本公开的一些实施例的如图3中所展示的实例测试电路的布局。
图5是根据本公开的一些实施例的用于制造测试电路的实例方法的框图。
图6是根据本公开的一些实施例的用于晶片测试的实例方法的框图。
具体实施方式
以下公开提供用于实施所提供的标的物的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本公开。当然，这些仅为实例且非旨在限制。举例来说，在以下描述中的第一构件形成在第二构件上方或上可包含其中所述第一构件及所述第二构件经形成为直接接触的实施例，且还可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本公开可在各个实例中重复元件符号及/或字母。此重复出于简化及清楚的目的且本身不指示所论述的各个实施例及/或配置之间的关系。
此外，为便于描述，例如“在…下面”、“在…下方”、“下”、“在…上方”、“上”及类似者的空间相对术语可在本文中用于描述一个元件或构件与另一(些)元件或构件的关系，如图中说明。空间相对术语旨在涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或按其它定向)且因此可同样解释本文中使用的空间相对描述词。
如下使用特定语言来公开图式中说明的实施例或实例。然而，将了解，实施例及实例不旨在限制。如相关技术的所属领域的一般技术人员通常将想到，考虑所公开实施例中的任何更改或修改，及本文件中公开的原理的任何进一步应用。
此外，应了解，可仅简要描述装置的数个处理步骤及/或构件。此外，可添加额外处理步骤及/或构件，且可移除或改变某些以下处理步骤及/或构件同时仍实施权利要求书。因此，应了解，以下描述仅表示实例，且不旨在建议需要一或多个步骤或构件。
另外，本公开可在各个实例中重复元件符号及/或字母。此重复出于简化及清楚的目的且本身不指示所论述的各个实施例及/或配置之间的关系。
图1是实例半导体晶片1的俯视图。半导体晶片1可包含以网格图案布置且通过垂直切割道12及水平切割道12'分离的多个裸片或晶片(例如裸片或晶片10及11)。
半导体晶片1内的个别裸片10及11可含有电路系统。裸片10及11可通过穿过切割道(例如，垂直切割道12)执行的锯切操作分离且接着经封装以形成分离的装置。半导体晶片1上的裸片10及11可包含若干基本电组件，所述基本电组件可互连以形成半导体装置(例如，集成电路(integrated circuit，IC))以形成逻辑或其它功能。在一些实例中，基本电组件可包含例如晶体管的有源装置及例如电阻器、电容器、电感器或其组合的无源装置。
在实例半导体制造工艺中，可能需要在形成的选定步骤或结束时测试及评估每一基本电组件以便维持及确保装置质量。然而，个别基本电组件一旦集成到电路中便可能不容易测试。为了验证每一基本电组件已根据设计规范制造且展现选定性质或值，一种可适用的质量控制方法制造实际的基本电组件且还制造基本电组件的复制品或模拟品。基本电组件的复制品可经形成在切割道、沟道或晶片1上未被实际组件占据的其它位置中。每一复制品可通过通过晶片的顶表面暴露的一或多个测试垫耦合到信号源或测量装置(例如电源测量单元(source measurement unit，SMU))。
由于此类复制品是使用与其对应物相同的操作来制造，故可具有与其对应物类似或相同的性质或值。因而，复制品的电特性(例如但不限于测试结果、对信号的响应、性能参数等)可应用于未测试的基本电组件。
贯穿本公开，基本电组件的复制品可被称为受测装置(devices-under-test，DUT)。贯穿本公开，含有基本电组件的复制品的区域可被称为制造工艺控制监测器(process control monitor，PCM)测试线或简称为测试线。
在一些实例中，所述测试线中的一或多者可经形成在切割道12中。在替代实例中，所述测试线中的一或多者可经形成在裸片10及11内部。在一些实例中，测试线可用来在制造中监测晶片处理质量，例如以观测半导体晶片1上的装置变动。
图2展示根据本公开的一些实施例的实例测试电路的架构。在一些实例中，图2中的测试电路可为由如图1中所展示的虚线框A表示的半导体晶片1的一部分的示意框图。例如，图2中的测试电路可位于半导体晶片1的垂直切割道12或水平切割道12'中。
图2中的测试电路包含布置成64行及16列的阵列的1024个DUT M1_1、M2_1…、M16_1、M1_2、M2_2、…、M16_2、…、M1_64、M2_64、…、M16_64，及外围测试电路(例如但不限于垫、解码器(decoder)、锁存器(latch)、开关、信号源、测量装置等)。
在一些实施例中，DUT中的每一者可包含MOS晶体管，例如NMOS晶体管或PMOS晶体管。例如，DUT M1_1可包含具有基体(或衬底)、漏极D、源极S及栅极G的NMOS晶体管。然而，所属领域的技术人员将认知，针对不同DUT，可能需要更多或更少对测试垫。例如，为了检测电阻器，仅需要两对测试垫。因此，可修改本公开中所提供的测试电路设计以适应其它类型的装置，例如二极管或电阻器，只要装置节点或端子的数目小于或等于测试垫即可。
如从图2可看出，DUT经放置在由外围测试电路环绕的整体的或一体的(integral)区域中。例如，DUT经放置在一起而未被外围测试电路中断。在一些实施例中，由DUT占据的区域可被视为由外围测试电路环绕的中心或核心区域。
DUT M1_1、M2_1…、M16_1在同一群组中或在同一行中。DUT M1_1、M1_2、…、及M1_64在同一群组中或在同一列中。
在一些实施例中，具有响应于信号(例如施加或设置到DUT的电压或电流)的类似电特性的DUT经布置在相同行中。
例如，NMOS晶体管可经布置在第一行中且PMOS晶体管可经布置在第二行中。在一些替代实施例中，PMOS晶体管可经布置在第一行中且NMOS晶体管可经布置在第二行中。换句话说，同一行中的DUT可具有响应于信号的类似电特性。
在一些实施例中，相同行中的DUT可具有相同阈值电压(VTH)。在一些实施例中，相同行中的DUT可具有相同纵横比(例如，宽度与长度的比)。
在一些实施例中，取决于不同设计规范，不同(或相邻)行中的DUT可具有响应于信号的不同电特性。在一些实施例中，取决于不同设计规范，不同(或相邻)行中的DUT可具有不同阈值电压(VTH)。在一些实施例中，取决于不同设计规范，不同(或相邻)行中的DUT可具有不同纵横比(例如，宽度与长度的比)。
放置在相同行中的DUT(例如DUT M1_1、M2_1…、M16_1)的每一漏极D经耦合或连接到同一对开关，所述一对开关用于控制施加或设置到漏极D的信号。放置在相同行中的DUT(例如DUT M1_1、M2_1...、M16_1)的每一源极S经耦合或连接到同一开关，所述一对开关用于控制施加或设置到源极S的信号。放置在相同列中的DUT(例如DUT M1_1、M1_2...、M1_64)的每一栅极G经耦合或连接到同一对开关，所述一对开关用于控制施加或设置到栅极G的信号。
例如，DUT M1_1的漏极D通过接触垫D1_1耦合或连接到一对开关DF1及DS1。开关DF1选择性地将DUT M1_1的漏极D耦合到信号供应节点(或施加节点)DF，且开关DS1选择性地将DUT M1_1的漏极D耦合到信号接收节点(或感测节点)DS。
DUT M1_1的源极S经耦合或连接到开关SF1，所述开关SF1选择性地将DUT M1_1的源极S耦合到信号供应节点SF。
DUT M1_1的栅极G通过接触垫G1_1耦合或连接到一对开关GF1及GOFF1。开关GF1选择性地将DUT M1_1的栅极G耦合到信号供应节点GF。开关GOFF1选择性地将DUT M1_1的栅极G耦合到信号供应节点GOFF。
DUT M2_1的漏极D通过接触垫D2_1耦合或连接到所述一对开关DF1及DS1。开关DF1选择性地将DUT M2_1的漏极D耦合到信号供应节点DF，且开关DS1选择性地将DUT M2_1的漏极D耦合到信号接收节点DS。
DUT M2_1的源极S经耦合或连接到开关SF1，所述开关SF1选择性地将DUT M2_1的源极S耦合到信号供应节点SF。
DUT M2_1的栅极G通过接触垫G2_1耦合或连接到所述一对开关GF2及GOFF2。开关GF2选择性地将DUT M2_1的栅极G耦合到信号供应节点GF。开关GOFF2选择性地将DUT M2_1的栅极G耦合到信号供应节点GOFF。
DUT M1_2的漏极D通过接触垫D1_2耦合或连接到一对开关DF2及DS2。开关DF2选择性地将DUT M1_2的漏极D耦合到信号供应节点DF，且开关DS2选择性地将DUT M1_2的漏极D耦合到信号接收节点DS。
DUT M1_2的源极S经耦合或连接到开关SF2，所述开关SF2选择性地将DUT M1_2的源极S耦合到信号供应节点SF。
DUT M1_2的栅极G通过接触垫G1_2耦合或连接到所述一对开关GF1及GOFF1。开关GF1选择性地将DUT M1_2的栅极G耦合到信号供应节点GF。开关GOFF1选择性地将DUT M1_2的栅极G耦合到信号供应节点GOFF。
开关GFl及开关GF2可经连接到共同节点。开关GOFF1及开关GOFF2可经连接到共同节点。接触垫G1_1及接触垫G2_1可经连接到共同节点。接触垫G1_1及接触垫G1_2可经连接到共同节点。
开关DFl及开关DF2可经连接到共同节点。开关DS1及开关DS2可经连接到共同节点。接触垫D1_1及接触垫D2_1可经连接到共同节点。接触垫D1_1及接触垫D1_2可经连接到共同节点。
在测试线测量期间，信号供应节点GF、DF及SF可经耦合或连接到信号源的端子或末端用于将信号(例如电压及/或电流)施加到DUT。信号接收节点DS可经耦合或连接到测量装置(图中未展示)的端子或末端用于感测来自DUT的信号(例如电压及/或电流)。在一些实施例中，信号供应节点GF、DF及SF以及信号接收节点DS可经耦合或连接到同一SMU。在一些实施例中，信号供应节点GF、DF及SF以及信号接收节点DS可经耦合或连接到分开的装置。例如，信号供应节点GF、DF及SF可经耦合或连接到电压源。信号接收节点DS可经耦合或连接到电流测量装置(例如，感测放大器)。
在同一水平方向的漏极的行中，DUT(例如DUT M1_1、DUT M2_1、...、及DUT M16_1)的漏极D经连接到共同节点。例如，DUT M1_1的漏极D、DUT M2_1的漏极D及DUT M16_1的漏极D经连接到共同节点。
在同一水平方向的漏极的行中，DUT(例如DUT M1_1、DUT M2_1、...、及DUT M16_1)的漏极D经互连且耦合到同一对开关(例如所述一对开关DF1及DS1)。
例如，DUT M1_1的漏极D及DUT M2_1的漏极D可通过接触垫(或测试垫)及电线(或其它互连元件，例如导电线及/或通路)连接而没有有源装置(例如晶体管或开关)形成在它们之间。在一些实施例中，无无源装置(例如电阻器、电容器及/或电感器)刻意形成在DUTM1_1的漏极D与DUT M2_1的漏极D之间。
在同一水平方向的源极的行中，DUT(例如DUT M1_1、DUT M2_1、...、及DUT M16_1)的源极S经连接到共同节点。例如，DUT M1_1的源极S、DUT M2_1的源极S及DUT M16_1的源极S经连接到共同节点。
在同一水平方向的源极的行中，DUT(例如DUT M1_1、DUT M2_1、...、及DUT M16_1)的源极S经互连且耦合到同一对开关(例如开关SF1)。
例如，DUT M1_1的源极S及DUT M2_1的源极S可通过接触垫(或测试垫)及电线(或其它互连元件，例如导电线及/或通路)连接而没有有源装置(例如晶体管或开关)形成在它们之间。在一些实施例中，无无源装置(例如电阻器、电容器及/或电感器)刻意形成在DUTM1_1的源极S与DUT M2_1的源极S之间。
在同一垂直方向的栅极的行中，DUT(例如DUT M1_1、DUT M1_2、...、及DUT M1_64)的栅极G经连接到共同节点。例如，DUT M1_1的栅极G、DUT M1_2的栅极G及DUT M1_64的栅极G经连接到共同节点。
在同一垂直方向的栅极的行中，DUT(例如DUT M1_1、DUT M1_2、...、及DUT M1_64)的栅极G经互连且耦合到同一对开关(例如所述一对开关GF1及GOFF1)。
例如，DUT M1_1的栅极G及DUT M1_2的栅极G可通过接触垫(或测试垫)及电线(或其它互连元件，例如导线及/或通路)连接而没有有源装置(例如晶体管或开关)形成在它们之间。在一些实施例中，无无源装置(例如电阻器、电容器及/或电感器)刻意形成在DUT M1_1的栅极G与DUT M1_2的栅极G之间。
用于信号供应节点DF、SF、GF及GOFF的开关在测试单元当中共享。例如，用于测试DUT M1_1的测试单元及用于测试DUT M2_1的测试单元共享同一开关DF1。例如，用于测试DUT M1_1的测试单元及用于测试DUT M1_2的测试单元共享同一开关GF1。类似地，用于信号接收节点DS的开关在测试单元当中共享。例如，用于测试DUT M1_1的测试单元及用于测试DUT M2_1的测试单元共享同一开关DS1。
同一行中的DUT(例如DUT M1_1及DUT M2_1)可通过同一开关(例如所述一对开关DFl及DSl)进行选择及评估。类似地，同一列中的DUT(例如DUT M1_1及DUT M1_2)可通过同一开关(例如所述一对开关GF1及GOFF1)进行选择及评估。
在一些实施例中，在测量DUT M1_1的同时，可接通DUT M1_1，且可关断其它DUT。例如，在测量DUT M1_1的同时，可接通由开关GF1控制的栅极的列且可关断其它栅极的列。基于待测量的电路参数，可接通开关DF1(或开关SF1)且可关断其它漏极的行(或源极的行)。
在一些实施例中，其它栅极的列可通过开关(包含例如开关GOFF2及GOFF16)耦合到信号供应节点GOFF。在一些实施例中，信号供应节点GOFF及信号供应节点GF可施加反向偏压。例如，信号供应节点GOFF可施加偏压为0V或小的负电压以关断其它栅极的列。
在一些实施例中，本公开的开关可包含切换电路系统。在一些实施例中，本公开的开关可包含由一或多个解码器控制以选择性地连接DUT与节点之间的选定导电路径的一或多个通道晶体管(pass transistor)。具体来说，开关DF1可包含连接在DUT M1_1的漏极D与耦合到信号供应节点DF的垫之间的通道晶体管(图中未展示)。通道晶体管可包含由解码器(图中未展示)控制的栅极。
在一些实施例中，解码器可在测试线测量期间提供连接选定导电路径的控制信号。具体来说，解码器电路可接收来自控制系统(图中未展示)的地址信息，且产生接通(或关断)与选定导电路径相关联的传递晶体管中的一者的控制信号，由此将选定导电路径连接到节点。
在一些实施例中，图2中的测试电路可经形成在晶片上的切割道中。然而，本公开的实施例的叙述可应用于其它方面，且可用于检测半导体晶片内部的电路(与切割道相较)。
通过充分利用DUT的切换功能及在DUT当中共享开关，仅需要一个位的I/O解码开关来控制放置在位线中的所有DUT。
DUT间所需的开关数目减少，且更多空间可用于放置DUT。
如此大量的DUT或样本得以实现百万分之一(PPM)尺度的缺陷检测。另外，区分系统级变动(systematic variation)与随机变动(random variation)的能力增加，且在测试电路中可视需求将更多阵列靠近彼此放置。本公开中所提供的测试电路能够准确地及高效地测量及评估DUT，且有助于最小化电组件当中的变异并减少跨晶片差异导致的分歧。
图3展示根据本公开的一些实施例的实例测试电路的架构。
图3中的测试电路包含2个DUT M1及M2。在一些实施例中，所述DUT中的每一者可包含MOS晶体管，例如NMOS晶体管或PMOS晶体管。在一些实施例中，图3中的测试电路中的DUT可具有响应于信号(例如施加或设置到DUT的电压或电流)的不同电特性。例如，DUT M1可为PMOS晶体管且DUT M2可为NMOS晶体管。
DUT Ml的漏极D经耦合或连接到一对开关DFl及DSl。开关DF1选择性地将DUT M1的漏极D耦合到信号供应节点DF，且开关DS1选择性地将DUT M1的漏极D耦合到信号接收节点DS。
DUT Ml的源极S经耦合或连接到开关SFl，所述开关SFl选择性地将DUT Ml的源极S耦合到信号供应节点SF。
DUT Ml的栅极G经耦合或连接到一对开关GFl及GOFFl。开关GF1选择性地将DUT M1的栅极G耦合到信号供应节点GF。开关GOFF1选择性地将DUT M1的栅极G耦合到信号供应节点GOFF。
DUT M2的漏极D经耦合或连接到一对开关DF2及DS2。开关DF2选择性地将DUT M2的漏极D耦合到信号供应节点DF，且开关DS2选择性地将DUT M2的漏极D耦合到信号接收节点DS。
DUT M2的源极S经耦合或连接到开关SF2，所述开关SF2选择性地将DUT M2的源极S耦合到信号供应节点SF。
DUT M2的栅极G经耦合或连接到所述一对开关GFl及GOFFl。开关GF1选择性地将DUT M2的栅极G耦合到信号供应节点GF。开关GOFF1选择性地将DUT M2的栅极G耦合到信号供应节点GOFF。
DUT Ml的栅极G及DUT M2的栅极G经互连且耦合到同一对开关GFl及GOFFl。例如，如图4(其展示如图3中所展示的实例测试电路的布局)中所展示，DUT M1及DUT M2共享栅极结构G。DUT M1的漏极可通过接点40连接到开关DF1。DUT M1的源极可通过接点41连接到开关SF1。栅极结构G可通过接点42连接到开关GF1。DUT M2的漏极可通过接点43连接到开关DF2。DUT M2的源极可通过接点44连接到开关SF2。
例如，DUT Ml的栅极G及DUT M2的栅极G可通过接点42(或测试垫)及电线(或其它互连元件，例如导线及/或通路)连接而没有有源装置(例如晶体管或开关)形成在它们之间。在一些实施例中，无无源装置(例如电阻器、电容器及/或电感器)有意地形成在DUT M1的栅极G与DUT M2的栅极G之间。例如，DUT M1的栅极G及DUT M2的栅极G可经连接到共同节点(例如接点42)。
在一些实施例中，基于待测量的电路参数或设计要求，图3中的测试电路可包含更多DUT。
在一些实施例中，图3中的测试电路可经形成在晶片上的切割道中。然而，本公开的实施例的叙述可应用于其它方面，且可用于检测半导体晶片内部的电路(与切割道相较)。
在一些实施例中，图3中的测试电路及图2中的测试电路可组合成集成测试电路。在一些实施例中，图3中的测试电路及图2中的测试电路可应用于PCM测试线的不同块中。
在一些实施例中，通过互连DUT Ml的栅极G及DUT M2的栅极G，可监测、测量或评估响应于NMOS晶体管及PMOS晶体管两者的信号的电特性的交叉关系。
例如，在NMOS晶体管的情况下，阈值电压对应于晶体管的栅极端子处的允许电流从源极端子流动到漏极端子的最小电压，即，接通NMOS晶体管的电压。针对PMOS晶体管，阈值电压对应于接通晶体管的最大栅极电压。
图5是根据本公开的一些实施例的用于制造测试电路的实例方法50的框图。在一些实施例中，方法50可为用于制造图2中的测试电路的方法。
参考操作51，方法50包含提供晶片，例如图1的半导体晶片1。例如，所述晶片可包含通过切割道分离的裸片。
参考操作52，方法50包含提供开关(其可被称为第一开关)。在一些实施例中，所述开关可经配置以选择性地将DUT耦合到信号供应节点。例如，图2中的开关可具有耦合到接触垫G1_1的节点及耦合到信号供应节点GF的另一节点。开关GF1可经配置以选择性地将DUTM1_1耦合到信号供应节点GF。
参考操作53，方法50包含提供开关(其可被称为第二开关)。在一些实施例中，所述开关可经配置以选择性地将DUT耦合到信号供应节点。例如，图2中的开关GF2可具有耦合到接触垫G2_1的节点及耦合到信号供应节点GF的另一节点。开关GF2可经配置以选择性地将DUT M2_1耦合到信号供应节点GF。
参考操作54，方法50包含提供开关(其可被称为第三开关)。在一些实施例中，所述开关可经配置以选择性地将DUT耦合到信号供应节点。例如，图2中的开关DF1可具有耦合到接触垫D1_2的节点及耦合到信号供应节点DF的另一节点。开关DF1可经配置以选择性地将DUT M1_1及DUT M1_2耦合到信号供应节点DF。
在一些实施例中，操作52、操作53及操作54可以任何其它序列进行。
图6是根据本公开的一些实施例的用于晶片测试的实例方法60的框图。在一些实施例中，方法60可为用于由图2中的测试电路实行的晶片测试的方法。
参考操作61，方法60包含通过同一开关(例如开关DF1及/或开关DS1)将测试信号(例如电压及/或电流)施加于同一行中的DUT(例如图2中的DUT M1_1及DUT M2_1)或从DUT接收测试信号。
在图2中的所说明实例中，接通开关DF1以将信号施加到DUT M1_1且接通开关DS1以从DUT M1_1接收信号。可通过开关(包含例如开关DF2、DS2、DF64、DS64)关断其它漏极行。
DUT M1_1的漏极D处的信号(例如电压及/或电流)可被设置为不同值以实现不同电路参数的测量。例如，DUT M1_1的漏极D处的电压可被设置为电源供应电压Vdd。替代地，DUT M1_1的漏极D处的电压可被设置为接近但高于接地电平的大体上小的电压，例如小于或等于约0.1V(例如，0.05V)，以驱动漏极端子。
类似地，DUT M1_1的源极S处的信号(例如电压及/或电流)可被设置为不同值以实现不同电路参数的测量。例如，DUT M1_1的源极S可被设置为接近但高于接地电平的大体上小的电压，例如小于或等于约0.1V(例如，0.05V)，以驱动源极端子。例如，在操作中，如果跨DUT M1_1的栅极及源极施加的栅极-源极电压(即，VGS)等于或超过DUT M1_1的阈值电压(VTH)，那么可接通DUT M1_1以传导待在信号接收节点DS处感测到的电流。如果跨另一个DUT的栅极及源极施加的栅极-源极电压(即，VGS)小于阈值电压(VTH)，那么将关断另一个DUT。
参考操作62，方法60包含切换DUT的逻辑状态。
例如，可接通DUT M1_1且可关断同一行中的其它DUT。在一些实施例中，可经由确定接触垫D1_1与连接到DUT M1_1的源极的接触垫(图2中未标注)之间的电连续性来检测短路。
参考操作63，方法60包含切换DUT的逻辑状态。
例如，可接通DUT M2_1且可关断同一行中的其它DUT。可经由确定接触垫D1_1与接触垫D2_1之间的电连续性来检测短路。
例如，可接通DUT M1_1及DUT M2_1且可关断同一行中的其它DUT。可经由确定接触垫D1_1与连接到DUT M3_1(即，DUT M2_1旁边的DUT)的漏极的接触垫(图中未标注)之间的电连续性来检测短路。
在一些实施例中，信号(例如正电压或负电压)可通过同一开关(例如开关GF1)施加到同一列中的DUT(例如DUT M1_1及DUT M1_2)。例如，可一次全部地接通同一列中的DUT的PMOS且关断同一列中的DUT的NMOS。可将信号(例如电压及/或电流)施加到同一列中的DUT中的每一者以分析响应信号。
本公开的一些实施例提供一种晶片。所述晶片包含裸片、与所述裸片相邻的切割道及与所述切割道相邻的测试电路。所述测试电路包含第一开关、第二开关及第三开关。所述第一开关具有耦合到第一受测装置(DUT)的第一节点及耦合到第一信号供应节点的第二节点。所述第二开关具有耦合到所述第二DUT的第一节点及耦合到所述第一信号供应节点的第二节点。所述第三开关具有直接耦合到所述第一DUT及所述第二DUT的第一节点。所述第三开关具有耦合到第二信号供应节点的第二节点。所述第三开关选择性地将所述第一DUT及所述第二DUT两者耦合到所述第二信号供应节点。
本公开的一些实施例提供一种用于制造测试电路的方法。所述方法包含：提供晶片，其具有裸片及与所述裸片相邻的切割道；及提供第一开关，其具有耦合到所述切割道中的第一接触垫的第一节点及耦合到第一信号供应节点的第二节点。所述方法还包含：提供第二开关，其具有耦合到所述切割道中的第二接触垫的第一节点及耦合到所述第一信号供应节点的第二节点；及提供第三开关，其具有直接耦合到所述切割道中的第三接触垫及第四接触垫的第一节点。
本公开的一些实施例提供一种用于测试晶片的方法。所述晶片包含裸片、与所述裸片相邻的切割道及所述切割道中的测试电路。所述测试电路包含耦合到第一接触垫的第一开关、耦合到第二接触垫的第二开关以及耦合到第三接触垫及第四接触垫的第三开关。所述方法包含通过所述第三开关将第一测试信号施加到第一DUT及第二DUT或从第一DUT及第二DUT接收第一测试信号。所述方法还包含通过所述第一开关切换所述第一DUT的逻辑状态及通过所述第二开关切换所述第二DUT的逻辑状态。
已在上文实例及描述中充分描述本公开的结构及特征。应了解，在不背离本公开的精神的情况下的任何修改或改变旨在涵盖在本公开的保护范围中。
此外，本申请案的范围不旨在限于说明书中描述的制造工艺、机器、制造、及物质组合物、构件、方法及步骤的特定实施例。如所属领域的技术人员将容易从本公开了解，可根据本公开利用当前存在或后来开发的执行与本文中描述的对应实施例大体上相同的功能或实现大体上相同结果的制造工艺、机器、制造、物质组合物、构件、方法或步骤。
因此，所附权利要求书旨在在其范围内包含：制造工艺、机器、制造、物质组合物、构件、方法或步骤。另外，每一权利要求构成单独的实施例，且各种权利要求及实施例的组合在本公开的范围内。
符号说明
1:半导体晶片
10:裸片或晶片
11:裸片或晶片
12:垂直切割道
40:接点
41:接点
42:接点
43:接点
44:接点
50:方法
51:操作
52:操作
53:操作
54:操作
60:方法
61:操作
62:操作
63:操作
A:虚线框
D:漏极
D1_1:接触垫
D1_2:接触垫
DF:信号供应节点
DF1:开关
DF2:开关
DF64:开关
DS:信号接收节点
DS1:开关
DS2:开关
DS64:开关
G:栅极结构
G1_1:接触垫
G1_2:接触垫
G2_1:接触垫
GF:信号供应节点
GF1:开关
GOFF:信号供应节点
GOFF1:开关
GOFF2:开关
GOFF16:开关
M1:受测装置(DUT)
M2:受测装置(DUT)
M1_1-M16_64:受测装置(DUT)
S:源极
SF:信号供应节点
SF1:开关
SF2:开关。

Claims (10)

1.一种晶片，其包括：
裸片；
切割道，其与所述裸片相邻；及
测试电路，其与所述切割道相邻，所述测试电路包含：
第一开关，其具有耦合到第一受测装置(device-under-test，DUT)的第一节点及耦合到第一信号供应节点的第二节点；
第二开关，其具有耦合到第二DUT的第一节点及耦合到所述第一信号供应节点的第二节点；
第三开关，其具有直接耦合到所述第一DUT及所述第二DUT的第一节点，所述第三开关具有耦合到第二信号供应节点的第二节点，其中所述第三开关选择性地将所述第一DUT及所述第二DUT两者耦合到所述第二信号供应节点。
2.根据权利要求1所述的晶片，其中所述第一DUT包括具有通过所述第一开关耦合到所述第一信号供应节点的栅极及通过所述第三开关耦合到所述第二信号供应节点的漏极的金属氧化物半导体(metaloxide semiconductor，MOS)晶体管。
3.根据权利要求2所述的晶片，其中所述第二DUT包括具有通过所述第二开关耦合到所述第一信号供应节点的栅极及通过所述第三开关耦合到所述第二信号供应节点的漏极的MOS晶体管。
4.根据权利要求3所述的晶片，其中所述第一DUT及所述第二DUT具有响应于来自所述第二信号供应节点的信号的类似电特性。
5.一种用于制造测试电路的方法，其包括：
提供晶片，其具有裸片及与所述裸片相邻的切割道；
提供第一开关，其具有耦合到所述切割道中的第一接触垫的第一节点及耦合到第一信号供应节点的第二节点；
提供第二开关，其具有耦合到所述切割道中的第二接触垫的第一节点及耦合到所述第一信号供应节点的第二节点；及
提供第三开关，其具有直接耦合到所述切割道中的第三接触垫及第四接触垫的第一节点。
6.根据权利要求5所述的方法，其进一步包括：
形成第一DUT，其在所述切割道中且经连接到所述第一接触垫及所述第三接触垫。
7.根据权利要求6所述的方法，其进一步包括：
形成第二DUT，其在所述切割道中且经连接到所述第二接触垫及所述第四接触垫。
8.一种用于测试晶片的方法，所述晶片包含裸片、与所述裸片相邻的切割道及所述切割道中的测试电路，所述测试电路包含耦合到第一接触垫的第一开关、耦合到第二接触垫的第二开关以及耦合到第三接触垫及第四接触垫的第三开关，所述方法包括：
通过所述第三开关将第一测试信号施加到第一DUT及第二DUT或从第一DUT及第二DUT接收第一测试信号；
通过所述第一开关切换所述第一DUT的逻辑状态；及
通过所述第二开关切换所述第二DUT的逻辑状态。
9.根据权利要求8所述的方法，其进一步包括：
经由确定第三接触垫与所述第四接触垫之间的电连续性来检测短路。
10.根据权利要求8所述的方法，其进一步包括：
通过所述第一开关切换第三DUT的逻辑状态。
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