JP2007287770A - 半導体集積回路 - Google Patents

Abstract

【課題】近年の半導体集積回路の大規模化によりテスト回路規模の増大化、テストの長時間化により、製品コストに占めるテストコストの割合が高くなってきている。特にウェハレベルでの加速試験や通常検査等、長時間ウェハ状態で検査装置を占有する工程があり、テストの効率化が課題である。
【解決手段】ウェハ１１１上のチップ１１２を接続できる配線と、その配線を電気的に遮断できる構成を持ち、全てのチップを一度にテストできる構成とする。具体的には、ウェハ上に複数チップをテストするための共用可能なテスト回路専用領域を形成し、各チップ１１２内からテスト回路を除去する。チップ１１２の端子とテスト回路５１１の端子とをウェハ上又はウェハ外装置の配線により結線することで、バーンイン中に通常検査を実施する。
【選択図】図８

Description

本発明は、半導体集積回路に関し、特にウェハ状態での半導体集積回路の検査に関するものである。

半導体集積回路では、ウェハ状態でのプローブテスト、ウェハを分割してパッケージングした後のファイナルテスト、更に、劣悪な条件下でトランジスタを動作させ故障しかかっている構造を劣化させるためのバーンインとその後のテスト等が実施される。

プローブテストとファイナルテストは、ウェハ上やパッケージングされた半導体集積回路１つ１つにあるテスト回路を用いて、１つずつテストを行うが、近年の半導体集積回路の大規模化によりテスト時間が長くなり、製品コストに占めるテストコストの割合が高くなってきている。

また、バーンインテストはトランジスタの初期不良を選別するために、高温度、高電圧、高湿度等の条件下で半導体集積回路を動作させる。このテストは古くは半導体集積回路をプラスティック樹脂にパッケージングして行われていたが、近年ウェハ状態でもバーンインテストが行われるようになってきた。一般的にバーンインテストを行うことで、おおかたの初期不良を選別することができるため、特に微細プロセスでは全ての半導体集積回路でバーンインテストを実施している。このバーンインテストは、数時間〜数十時間を要するが、ウェハ上に数百から数千もある半導体集積回路１つ１つを動作させるために入力できるテストパターンは単純である。

図３１は、従来のバーンインテストの方法を示している。図３１に示すように、ウェハ１の上には多数のチップ２が構成されているが、そのチップ２の１つ１つに同じバーンイン装置から同じテスト入力がされる。このとき、バーンイン装置では、テスト入力と出力のために使用できる信号数に限りがあるため、チップの少数の入力出力端子を予めバーンインテスト用に決めておき、その端子のみにテストパターンを印加する。使用できる端子が少ないため、そのテスト自体では、半導体集積回路が正常に動作するか否かのテストとはならない。また、通常動作時には不要であるテスト回路が全チップ上にあるため、不必要にチップコストを上げてしまうという課題があった。

使用端子数に制限のあるバーンイン装置で効率的にテスト信号を印加する方法として、ある従来技術によれば、ウェハ上に形成された多数のチップの、それぞれから分離領域に配線を引き出し、同じ配線をバーンイン装置に接続する（特許文献１参照）。
特開平６−６９２９８号公報

上記従来技術では、テストを行うための配線数が莫大になり、分離領域の配線長や配線面積が大きくなり過ぎることで、信号遅延や分離領域の増大に伴うウェハあたりのチップ採れ数の減少等の問題が発生するため現実的ではなく、また、チップを分割した後、外部端子に接続された分離領域の配線の処理がないため品質面等で課題がある。加えて、ウェハ上の全チップを一度にテストすることになるので、消費電力が莫大となり、一般的なバーンイン装置ではテストができない等の課題が発生する。

また、全てのチップに同じテスト回路が存在しているが、近年の半導体集積回路の大規模化のため、テスト回路の面積がチップ面積の数％を占める大きさになっており、テスト回路面積削減が大きな課題となっている。加えて、テスト回路は全チップで同じ機能を持っているので、ウェハ全体としてみた場合、合理的な構成にはなっていない。

また、バーンインに要する時間は数時間だが、その間はトランジスタがオンとオフを無意味に繰り返しているだけであり、時間を有効に使用していない。

半導体集積回路の大規模化はテスト時間の増加につながり、いかにテスト時間やテスト回路の面積等の削減を図るかが、チップの収益性の向上への課題となっている。

本発明はかかる点に鑑みてなされたものであり、ウェハレベルでのバーンイン中にテストを行うことで、テストコストの削減を図ることができる半導体集積回路を提供することを目的とする。

上記課題を解決するため、本発明の請求項１〜７の半導体集積回路は、例えばウェハ上に形成された複数のチップの外部端子が、チップの分離領域で配線により、あるいはウェハ上の専用配線層により結線され、前記配線とチップ内部との接続は電気的に切断できる構成である。

本発明の請求項８、９の半導体集積回路は、ウェハ上に形成されたテスト回路を含むチップをテストするように前記テスト回路とは異なる他のテスト回路がウェハ上に配置されていて、特定のチップ領域のみに前記他のテスト回路と、前記チップより小さいサイズのチップとが形成されている。また、ウェハ上に形成されたテスト回路を含まないチップをテストするテスト回路がウェハ上に配置されていて、特定のチップ領域のみに前記テスト回路と、前記チップより小さいサイズのチップとが形成されている。これにより、ウェハ内で共通で使用できるテスト回路はチップ内に配置することなく、チップの外に配置し、各チップへ配線を接続することで、１つのテスト回路で全チップをテストすることが可能となる。この構成によりテスト回路分のチップ面積が削減可能となり、チップコストを低下させることができる。またテスト回路は一般的に極小規模なので、特定のチップ領域内の残った領域に、別機能のチップを配置することが可能となる。これにより、ウェハ面積の無駄がなくなり、ウェハ内のチップ数を極力少なくすることなくウェハを構成できる。

本発明の請求項１０の半導体集積回路は、ウェハ上に検査補助装置と複数チップのテスト回路を共用するための配線群を形成することを特徴とするものである。

本発明の請求項１１、１５、１６の半導体集積回路は、ウェハ上に形成されたチップに、テスト専用のコンタクトウインドウとバンプが形成されている。これにより、外部で形成された装置により、ウェハ形成後にウェハ上の各チップの信号結線が可能となり、一度にチップのテストを行うことが可能な構造となる。

本発明の請求項１２〜１４の半導体集積回路は、ウェハ上に外部テスト回路と複数チップとの間のテスト入力／出力信号配線群を中継するテスト入力／出力信号群リピータブロックを形成することを特徴とするものである。

本発明の請求項１７〜２０の半導体集積回路は、ウェハ上の、メモリが内蔵されているテスト回路と、そのテスト回路から出力されるテスト制御信号とを有し、そのテスト制御信号がウェハ上の全てのチップの同一のテスト制御端子に接続していることで、全てのチップを同時にテストできたり、１つずつテストできたり、あるいはチップ設計時に設計する任意の数のチップを同時にテストできたりする構成となる。

本発明の請求項２１〜２４の半導体集積回路は、ファイナル検査ボード又はバーインボード上に外部テスト回路と複数チップとの間のテスト入力／出力信号配線群を中継するテスト入力／出力信号群リピータブロックを形成することを特徴とするものである。

本発明の請求項１〜７の半導体集積回路によれば、ウェハ上に形成された複数のチップにおいて、ウェハ周辺部まで引き出されているテスト用信号配線からテストデータを入力及びテスト結果の出力を得ることにより、従来より少ない端子を用いてウェハ上の複数のチップを同時にテストすることができる。また、良品チップの分離後、テスト用信号配線の切断面の外部露出によるノイズや劣化に対しても、チップ内部との接続をヒューズ等を用いて電気的に切断することにより、チップ内部への電気的影響を防ぐことができる。また、上記複数のチップをテストする回路が、ウェハ上のスクライブラインやウェハ周辺部のチップを形成できない領域に形成することにより、チップの採れ数に影響することなくテスト回路の形成が可能となる。テスト回路の規模が大きくなり前記スクライブラインやウェハ周辺部に形成できない場合は、特定のチップ形成領域やテスト回路専用領域にテスト回路を形成することにより複数のチップのテストが可能となる。

本発明の請求項８、９、１１、１５、１６の半導体集積回路によれば、ウェハ内で共通で使用できるテスト回路はチップ内に配置することなく、チップの外に配置し、各チップへ配線を接続することで、１つのテスト回路で全チップをテストすることが可能となり、チップコストを低下させることができる。また、チップを一度に制御できる構造となることから、テストを並列に行うことが可能となり、テストコストを削減することが可能となる。

本発明の請求項１０の半導体集積回路によれば、検査対象チップのテスト回路が故障している場合に検査対象外のチップ内テスト回路を使用し所望のテストを実施することにより、テスト回路故障によるチップ不良を救済することができ、チップ歩留向上を実現することができるという効果がある。

本発明の請求項１２〜１４の半導体集積回路によれば、ウェハ上に形成したリピータブロック内のリピータバッファ又はパイプラインフリップフロップにより、外部テスト回路と複数の検査対象チップとの間のテスト入力／出力信号配線群の信号レベルの減衰抑止又は高周波セットアップエラーの発生抑止をすることができ、ウェハ上において外部テスト回路により複数の検査対象チップの低周波又は高周波テストを実現することができるという効果がある。

本発明の請求項１７〜２０の半導体集積回路によれば、ウェハ上のチップを任意の数で同時にテストすることができるようになり、テスト時間、テスト時のピーク電力等が、高い次元で両立できるようになる。

本発明の請求項２１〜２４の半導体集積回路によれば、ファイナル検査ボード上又はバーインボード上に形成したリピータブロック内のリピータバッファ又はパイプラインフリップフロップにより、外部テスト回路と複数の検査対象チップとの間のテスト入力／出力信号配線群の信号レベルの減衰抑止又は高周波セットアップエラーの発生抑止をすることができ、ファイナル検査ボード又はバーインボード上において外部テスト回路により複数の検査対象チップの低周波又は高周波テストを実現することができるという効果がある。

以下、本発明の実施形態について、図面を参照しながら説明する。

図１は本発明の一実施形態における半導体集積回路のウェハの平面図を示すものである。半導体ウェハ１１１上に形成されている複数のチップ１１２のテスト用端子からチップ外部に引き出されている配線は、ウェハ１１１で共に接続され、更にスクライブラインに形成されているテスト用信号配線群１１３は、ウェハ１１１の周辺部に設けたテスト用端子群１１４に接続されている。

図２は前記チップ１１２に隣接する他のチップとの接続を示すものである。テスト用端子群１１４のうち、テスト入力端子（例えば、クロック入力端子、スキャンイネーブル入力端子、スキャンイン端子）は、複数のチップ１１２のテスト用入力端子に接続されている。チップ１１２のテスト出力端子（例えば、クロック出力端子、スキャンイネーブル出力端子、スキャンアウト端子）はそれぞれ隣接する他のチップのテスト入力端子に接続されている。同じ機能を有する入力端子と出力端子が接続されており、例えば、チップ１１２のクロック出力端子は隣接する他のチップのクロック入力端子に接続されている。また、隣接する他のチップのテスト用出力端子（例えば、スキャンアウト端子）は、テスト用信号配線群１１３によりテスト用端子群１１４のテスト出力端子（例えば、スキャンアウト端子）に接続されている。つまり、ウェハ周辺部に設けたテスト用端子群１１４のテスト入力端子から、複数のチップ１１２に同時にテスト信号が入力されると共に、かつそれぞれが複数のチップ１１２をシリアルに連結してテスト信号が伝播するような回路構成になっている。

図３は本発明の他の一実施形態における半導体集積回路のウェハの平面図を示すものである。半導体ウェハ１１１上に形成されている複数のチップ１１２のテスト用端子からチップ外部に引き出されている配線は、ウェハ１１１で共に接続され、更に専用の配線層により形成されているテスト用信号配線群２１１は、ウェハ１１１の周辺部に設けたテスト用端子群１１４に接続されている。テスト用信号配線群２１１は専用の配線層により形成されているため、チップ１１２に隣接する他のチップと接続しても、離れた他のチップと接続されていてもよい。

次に、テスト用のチップ間配線とチップ内部の配線とを電気的に切断する構成について図４及び図５を用いて説明する。

図４は従来のチップとスクライブラインの断面図である。チップ１１２は複数の拡散層と配線層により形成され、各チップは保護膜に覆われボンディングパッド以外は絶縁された状態にある。チップの分離領域であるスクライブラインには保護膜のみが形成され、段差が生じている。

図５は本発明の一実施形態におけるチップとスクライブラインの断面図である。チップ１１２は複数の拡散層と配線層により形成されているが、テスト用端子と接続されているテスト用のチップ間配線３２１はヒューズ３２２を通してスクライブライン上にも形成され、他のチップのテスト用端子と接続されている。

チップ１１２をスクライブラインで切断し、分離すると、チップ間配線３２１はチップの切断面においてチップから露出することになり、チップ動作の信頼性が低くなる。しかし、ヒューズ３２２を用いてチップ外部からの影響を遮断することによりチップ内部への電気的影響を防ぎ、チップ動作の安定を図ることが可能となる。

図６はスクライブライン上のチップ間配線３２１の下にダミー配線３２３が形成されている様子を示す図である。スクライブラインでの配線の段差に起因する配線抵抗の増加がダミー配線３２３により解消され、より高速なテストが可能となる。

次に、本発明の一実施形態におけるウェハ上に形成された複数のチップをテストする回路について説明する。

図７はテスト回路４１１が、ウェハ１１１上のスクライブラインに形成されていることを示す図である。ウェハ１１１上に形成されている複数のチップ１１２のテスト用端子からチップ外部に引き出されている配線は、ウェハ１１１で共に接続され、更にスクライブラインに形成されているテスト用信号配線群１１３は、同じスクライブラインに形成されているテスト回路４１１と接続され、ウェハ１１１の周辺部に設けたテスト用端子群１１４まで引き出されている。

従来、テスト回路は各チップ内に組み込まれ、ウェハ上に複数のチップが形成されていてもそれぞれ単体でテストが行われていた。しかしながら、同じチップであればテスト回路も同じであるため、テスト回路４１１を用いて、各チップを同時にテストモードに設定することにより、テストが実行可能となる。

なお、テスト用端子群１１４を設けず、テスト回路４１１にボンディングパッドを設けてもよい。また、テスト用信号配線群１１３は、ウェハ上の専用配線層に形成されていてもよい。

図８はテスト回路５１１が、テスト回路専用領域に形成されていることを示す図である。半導体ウェハ１１１上に形成されている複数のチップ１１２のテスト用端子からチップ外部に引き出されている配線は、ウェハ１１１で共に接続され、更にスクライブラインに形成されているテスト用信号配線群１１３は、テスト回路専用領域に形成されているテスト回路５１１と接続され、ウェハ１１１の周辺部に設けたテスト用端子群１１４まで引き出されている。

テスト回路５１１をウェハ上のテスト回路専用領域に形成することにより、チップの大規模化に伴うテスト回路の複雑化、大規模化に対応可能となる。

なお、テスト用端子群１１４を設けず、テスト回路５１１やテスト回路専用領域にボンディングパッドを設けてもよい。また、テスト用信号配線群１１３は、ウェハ上の専用配線層に形成されていてもよい。

図９はテスト回路６１１が、特定のチップ形成領域に形成されていることを示す図である。半導体ウェハ１１１上に形成されている複数のチップ１１２のテスト用端子からチップ外部に引き出されている配線は、ウェハ１１１で共に接続され、更にスクライブラインに形成されているテスト用信号配線群１１３は、特定のチップ形成領域に形成されているテスト回路６１１と接続され、ウェハ１１１の周辺部に設けたテスト用端子群１１４まで引き出されている。上記特定のチップ領域は、複数形成されていてもよい。

なお、テスト用端子群１１４を設けず、テスト回路６１１やチップ形成領域にボンディングパッドを設けてもよい。また、テスト用信号配線群１１３は、ウェハ上の専用配線層に形成されていてもよい。

図１０はテスト回路７１１が、ウェハの周辺部でかつチップが形成できない領域に形成されていることを示す図である。半導体ウェハ１１１上に形成されている複数のチップ１１２のテスト用端子からチップ外部に引き出されている配線は、ウェハ１１１で共に接続され、更にスクライブラインに形成されているテスト用信号配線群１１３は、ウェハ周辺部の領域に形成されているテスト回路７１１と接続され、ウェハ１１１の周辺部に設けたテスト用端子群１１４まで引き出されている。

なお、テスト用端子群１１４を設けず、テスト回路７１１が形成されている領域にボンディングパッドを設けてもよい。また、テスト用信号配線群１１３は、ウェハ上の専用配線層に形成されていてもよい。

さて、ウェハ上のチップには、チップ内のトランジスタが正常に動作し、それぞれが定められた速度で信号を伝達できるか等の、所望の機能や性能を有しているかのテスト（作り込みテスト）を行うためのテスト回路が内蔵されている。このテスト回路は、通常ウェハ上の全てのチップに同じテスト回路が内蔵されていて、１つ１つのチップを、それぞれのチップ内のテスト回路がテストを行う。テスト回路は、論理ゲートの作り込みをテストする機能（スキャンテスト）や、内蔵メモリの作り込みをテストする機能（メモリＢＩＳＴ）等の、専用の機能を有している。このため、チップ内のテスト回路は専用機能毎にそれぞれチップ内に組み込まれる。

通常チップ内には、メモリが非常に多数組み込まれており、内蔵メモリをテストするメモリＢＩＳＴ（ＭＢＩＳＴ）も多数組み込まれているため、チップに占めるＭＢＩＳＴ機能の面積が非常に大きくなる。このため、本発明はメモリＢＩＳＴ機能をチップ外に配置する構成とする。

図１１の実施形態では、ウェハ８１７上のチップ８１１，８１２，８１３が同一の機能を持っており、このチップの中にはＭＢＩＳＴ回路を組み込まず、スキャンテスト回路８１８，８１９，８１１０のみを組み込んでいる。ＭＢＩＳＴ回路はチップ８１１，８１２，８１３に隣接するチップ領域８１６にある。このチップ領域８１６は通常、チップ８１１，８１２，８１３と同サイズの領域であるので、この領域にあるチップ８１４はチップ８１１，８１２，８１３より小サイズであり、機能も異なるチップである。チップ領域８１６のチップ８１４以外の残りの領域にＭＢＩＳＴ回路８１５を配置する。ＭＢＩＳＴ回路８１５は、図１〜図６を以て説明した技術により、スクライブライン上又はチップ上の配線８１１１によりチップ８１１，８１２，８１３，８１４に接続することで、それらのチップの内蔵メモリをテストすることが可能となる。ＭＢＩＳＴ回路８１５は一度に同一の信号をチップ８１１，８１２，８１３に出力し、内蔵メモリからのテスト応答を、後述する図２６の技術を用いてＭＢＩＳＴ回路８１５に取り込むことで、テストを行うことができる。同様にチップ８１４の内蔵メモリに対してもＭＢＩＳＴ回路８１５はテストを行うことができる。この構成によれば３つのチップの内蔵メモリのテストがほぼ同時に行え、テスト時間の短縮が図られる。また、ＭＢＩＳＴ回路８１５がチップ外にあるため、チップの面積が削減できコストダウンが可能となる。

図１２は、チップがパッケージングされた後のテストの実施形態である。検査ボード８２３に実装したソケット８２１に、ウェハから分離されたチップをパッケージングした、最終形態の半導体集積回路が挿入される。同じようにウェハから分離されたテスト回路８２２が、検査ボード８２３上に実装されている。テスト回路８２２は検査ボード８２３上の配線８２４でソケット８２１に結線され、外部端子８２５で外部テスタからテストデータを印加される。本実施形態を用いるならば、ウェハレベルでのテストが終了した後は、ＭＢＩＳＴ回路を検査ボード上に配置することで、パッケージングされた状態でもテストすることが可能となる。

図１１は４つのチップについての構成であったが、図１３は更に多くのチップについても同様にテストする構成である。チップ領域８３６を囲むようにチップ８３１と同じ機能のチップが配置されている。これらのチップもＭＢＩＳＴ回路８３５でのテストが必要だが、チップが増えれば増えるほどＭＢＩＳＴ回路８３５からの信号の遅延や、信号の立ち上がり、立ち下がりの傾きが大きくなる等の影響で、正しくテストを行うことができなくなる。それらの問題を解決するために、後述する図２４の技術を用いて、信号の遅延や信号の立ち上がり立ち下がりの傾きが大きくなることを防止することで、正しくテストすることが可能となる。

図１４の実施形態では、ウェハ９１７上のチップ９１１，９１２，９１３が同一の機能を持っており、このチップの中にはテスト回路を組み込まない。ＭＢＩＳＴ回路やスキャンテスト回路はチップ９１１，９１２，９１３に隣接するチップ領域９１６にテスト回路９１５として配置される。このチップ領域９１６は通常、チップ９１１，９１２，９１３と同サイズの領域であるので、この領域にあるチップ９１４はチップ９１１，９１２，９１３より小サイズであり、機能も異なるチップである。チップ領域９１６のチップ９１４以外の残りの領域にテスト回路９１５を配置する。テスト回路９１５は、図１〜図６を以て説明した技術により、スクライブライン上又はチップ上の配線９１８によりチップ９１１，９１２，９１３，９１４に接続することで、それらのチップをテストすることが可能となる。テスト回路９１５は一度に同一の信号をチップ９１１，９１２，９１３に出力し、チップからのテスト応答を、後述する図２４の技術を用いてテスト回路９１５に取り込むことで、テストを行うことができる。同様にチップ９１４に対してもテスト回路９１５はテストを行うことができる。この構成によれば３つのチップのテストがほぼ同時に行え、テスト時間の短縮が図られる。また、テスト回路全てがチップ外にあるため、図１１の場合よりチップの面積が削減できコストダウンが可能となる。

図１５は、チップがパッケージングされた後のテストの実施形態である。検査ボード９２３に実装したソケット９２１に、ウェハから分離されたチップをパッケージングした、最終形態の半導体集積回路が挿入される。同じようにウェハから分離されたテスト回路９２２が、検査ボード９２３上に実装されている。テスト回路９２２は検査ボード９２３上の配線９２４でソケット９２１に結線され、外部端子９２５で外部テスタからテストデータを印加される。本実施形態を用いるならば、ウェハレベルでのテストが終了した後は、テスト回路を検査ボード上に配置することで、パッケージングされた状態でもテストすることが可能となる。

図１４は４つのチップについての構成であったが、図１６は更に多くのチップについても同様にテストする構成である。チップ領域９３６を囲むようにチップ９３１と同じ機能のチップが配置されている。これらのチップもテスト回路９３５でのテストが必要だが、チップが増えれば増えるほどテスト回路９３５からの信号の遅延や、信号の立ち上がり、立ち下がりの傾きが大きくなる等の影響で、正しくテストを行うことができなくなる。それらの問題を解決するために、後述する図２４の技術を用いて、信号の遅延や信号の立ち上がり、立ち下がりの傾きが大きくなることを防止することで、正しくテストすることが可能となる。

図１７は、検査対象チップと検査対象外のチップとがテスト回路を共用する回路構成の一実施形態を示すものである。本構成は検査対象チップのテスト回路が故障している場合に検査対象チップのテストを実施できない問題点を改善している。図１７において、１０１１はテスト制御回路、１０１２は検査対象チップ、１０１３は検査対象外チップ、１０１４は検査対象チップの故障したテスト回路、１０１５は検査対象外チップのテスト回路、１０１６はテスト回路入力配線群、１０１７はテスト回路出力配線群、１０１８はテスト制御回路とチップとの間の制御配線群である。

図１７の構成における動作を説明する。まず、検査対象チップ１０１２のテストを実施する上でテスト回路１０１４が故障している場合に、テスト制御回路１０１１に配線群１０１８により故障している情報を伝達する。本情報をもとにテスト制御回路１０１１が配線群１０１８を通して、検査対象外チップ１０１３内の（テスト回路１０１４と同等の機能を持つ）テスト回路１０１５を活性化する情報を伝達する。この状態のもとで検査対象チップ１０１２のテストを検査対象外チップ１０１３のテスト回路１０１５により配線群１０１６及び１０１７を介してテストする。

以下、図１８及び図１９を用いて、回路動作をより詳細に説明する。図１８は上述のテスト回路を含むチップとテスト制御回路の回路構成の一例である。図１９は図１８のテスト制御回路の真理値表である。

図１８において、１０２１はテスト制御回路、１０２２は検査対象チップ、１０２３はテスト対象回路、１０２４はテスト回路、１０２５はテスト回路への入力セレクタ、１０２６はテスト回路からの出力セレクタ、１０２７はテスト回路入力配線群へ接続するトライステートバッファ、１０２８はテスト回路出力配線群へ接続するトライステートバッファ、１０２９はテスト回路入力配線群、１０２１０はテスト回路出力配線群、１０２１１はテスト回路故障判定配線、１０２１２はテスト回路セレクタ配線（Ｓｅｌｘ）、１０２１３はテスト回路入力トライステートイネーブル配線（Ｔｒｉ＿ｉｎｘ）、１０２１４はテスト回路出力トライステートイネーブル配線（Ｔｒｉ＿ｏｕｔｘ）である。

検査対象チップ１０２２のテスト回路１０２４が故障していない場合にテスト制御回路１０２１へ制御信号配線１０２１１により、ロウレベルの信号を伝達する。また、テスト回路１０２４が故障している場合にテスト制御回路１０２１へ制御信号配線１０２１１により、ハイレベルの信号を伝達する。テスト制御回路１０２１は真理値表、図１９に基づきテスト回路１０２４が故障しているチップのテストを、その他のチップのテスト回路１０２４を用いて実施できるように制御を行う。一例として図１７のＣＨＩＰ１のテスト回路１０１４が故障しており、ＣＨＩＰ２のテスト回路１０１５が故障していない場合を説明する。ＣＨＩＰ１のテスト回路故障判定配線１０２１１はハイレベル、ＣＨＩＰ２のテスト回路故障判定配線１０２１１はロウレベルとなる。真理値表、図１９の備考「ＣＨＩＰ１をＣＨＩＰ２でテスト」行に基づき、テスト制御回路１０２１はＣＨＩＰ１への制御信号、Ｔｒｉ＿ｉｎ１＝１、Ｓｅｌ１＝１、Ｔｒｉ＿ｏｕｔ１＝０、ＣＨＩＰ２への制御信号、Ｔｒｉ＿ｉｎ２＝０、Ｓｅｌ２＝１、Ｔｒｉ＿ｏｕｔ２＝１を、それぞれ、テスト回路入力トライステートイネーブル配線１０２１３、テスト回路セレクタ配線１０２１２、テスト回路出力トライステートイネーブル配線１０２１４を通して伝達する。このときＣＨＩＰ１内のテスト対象回路１０２３からＣＨＩＰ２内のテスト回路１０２４への信号伝達は以下のとおりとなる。すなわち、ＣＨＩＰ１内のテスト対象回路１０２３の出力信号群はテスト回路入力配線群に接続するトライステートバッファ１０２７（Ｔｒｉ＿ｉｎ１＝１）を介してテスト回路入力配線群１０２９に伝播し、ＣＨＩＰ２内のテスト回路への入力セレクタ１０２５（Ｓｅｌ２＝１）を介してテスト回路１０２４に接続する。同様に、ＣＨＩＰ２内のテスト回路１０２４からＣＨＩＰ１のテスト対象回路１０２３への信号伝達は以下のとおりとなる。すなわち、ＣＨＩＰ２内のテスト回路１０２４の出力信号群はテスト回路出力配線群へ接続するトライステートバッファ１０２８（Ｔｒｉ＿ｏｕｔ２＝１）を介してテスト回路出力配線群１０２１０に伝播し、ＣＨＩＰ１内のテスト回路からの出力セレクタ１０２６（Ｓｅｌ＿１＝１）を経由しテスト対象回路１０２３に接続する。

以上のとおり、本構成によれば検査対象チップと検査対象外チップとがテスト回路を共用することにより、検査対象チップのテスト回路が故障している場合でも検査対象外チップのテスト回路を使用することでテストすることが可能となる。

さて、テスト回路は、スキャンテストや、メモリＢＩＳＴ等の、専用の機能を有しているが、チップ内のテスト回路は専用機能毎にそれぞれチップ内に組み込まれている。近年のＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）の大規模化により、特にスキャンテスト用のテストパターン量は激増しており、そのテストパターンの削減手法として、圧縮スキャンテストが注目されている。

図２０を用いて本発明の実施形態を説明する前に、圧縮スキャンテストと従来手法のスキャンテストの構成の違いを、図２１及び図２２を用いて説明する。

図２１は従来手法のスキャンテストを行う時のテスト対象となる論理回路中のスキャンチェーンの構成である。テスト専用端子であるスキャンイン１１２１から入力されたテストパターンは、初段のスキャンフリップフロップ１１２６のデータ端子に到達する。その後スキャンクロック１１２５が印加されるとその周期に従って値がシフトする。そしてスキャンチェーンの段数Ｎ段分、すなわちフリップフロップ数分だけスキャンクロック１１２５が入力されると、その値はスキャンフリップフロップ１１２４に到達し、テスト専用のスキャンアウト１１２２から出力される。従来、この接続のスキャンチェーン１１２３がＭ本で構成される。通常テストパターン量は、スキャンチェーンの段数Ｎと本数Ｍの積で概算できるため、テストパターン量はＮ×Ｍステップとなる。

次に圧縮スキャンテストの構成を図２２を用いて説明する。構成自体は従来スキャン設計と同等であり、テスト専用端子であるスキャンイン１１３１から入力されたテストパターンは、初段のスキャンフリップフロップ１１３６のデータ端子に到達する。その後スキャンクロック１１３５が印加されるとその周期に従って値がシフトする。そしてスキャンチェーンの段数Ｎ／Ｃ段分、すなわちフリップフロップ数分だけスキャンクロック１１３５が入力されると、その値はスキャンフリップフロップ１１３４に到達し、テスト専用のスキャンアウト１１３２から出力される。従来と異なる点は、この接続のスキャンチェーン１１３３がＭ×Ｃ本で構成される点と、このテスト対象回路の外部に圧縮スキャンテスト用のテスト回路が付加される点である。このテスト回路は、従来のスキャンテストと同じ本数のスキャンイン、スキャンアウトを持ち、テスト回路内でスキャンインデータをＣ倍に展開し、テスト対象回路のスキャンイン１１３１に印加する。半導体集積回路の外部に接続されたテスト装置は、従来スキャンインの本数、すなわちＭ本×Ｎ／Ｃ段分のスキャンテストパターン量でテストすることが可能となる。

圧縮スキャンテストのテスト対象回路とテスト回路の接続関係を図２３に示す。外部テスタとのインターフェースである外部スキャンイン１１４１とスキャンアウト１１４２の本数は従来スキャンテストと同じだが、テストパターンの展開圧縮回路としてテスト回路１１４５，１１４６をチップ内部に設け、テスト対象回路１１４７の内部スキャンチェーン１１４３，１１４４に接続する。チップ内部のスキャンチェーンは外部スキャンチェーンの本数の数十倍であり、段数を数十分の１とすることで、テストパターン量を数十分の１にすることが可能となる。圧縮されたテストパターンは従来と同じ本数の外部スキャンイン１１４１からチップ内に印加され、テスト回路１１４５で数十倍に展開され、テスト対象回路１１４７の数十倍のスキャンチェーンに印加される。テスト結果はテスト回路１１４６で圧縮され、従来本数の外部スキャンアウト１１４２に出力される。

図２０を用いて本発明の実施形態を説明する。チップ１１１１には前述の圧縮スキャンテストを行うために、従来スキャン設計に比べて数十倍の本数のスキャンチェーンがある。スキャンテスト用の外部入出力端子１１１３は従来スキャン設計と同等だが、内部のスキャンチェーンの入力出力は、ＳｏＣによってはあわせて数千本となることがある。これらの内部のスキャンチェーンの入出力をＩＯパッドではなく、数十ミクロン角のバンプ付のパッド（極小パッド）１１１２を設けて接続する。このことで、チップ外部との結線ができるように構成する。この極小パッドをチップ上の、あらゆる位置に配置することで、外部との結線を比較的容易にすることができる。

図２４は、ウェハ上又はファイナル検査ボード上又はバーインボード上の複数の検査対象チップを、外部テスト回路により低周波又は高周波テストを行う回路構成の一実施形態を示すものである。図２４において、１２１１は外部テスト回路、１２１２１〜１２１２５はテスト入力信号群リピータブロック、１２１３１〜１２１３５はテスト出力信号群リピータブロック、１２１４は検査対象チップ、１２１５はテスト対象回路Ａ、１２１６はテスト対象回路Ｂ、１２１７はテスト対象回路セレクタマクロ、１２１８はチップセレクタマクロ、１２１９はテスト入力信号配線群、１２１１０はテスト出力信号配線群、１２１１１はチップセレクト信号配線群（ＣＨＩＰＳＥＬ［３：０］）、１２１１２はテスト対象回路セレクト信号配線（ＴＥＳＴＳＥＬ）、１２１１３はリピータブロック用クロック信号配線、１２１１４はクロックリピータバッファマクロである。

図２５において、１２２１はテスト信号群リピータブロック、１２２２はリピータバッファマクロ、１２２３はパイプラインフリップフロップマクロ、１２２４はセレクタマクロである。また、図２６は外部テスト回路の制御回路動作の真理値表である。

図２４、図２５、図２６における動作を説明する。まず、外部テスト回路１２１１の制御回路は真理値表、図２６に基づきチップセレクト信号１２１１１（ＣＨＩＰＳＥＬ［３：０］）、テスト対象回路セレクト信号１２１１２（ＴＥＳＴＳＥＬ）、リピータブロック用クロック信号１２１１３を発行する。

ＣＨＩＰ１テスト対象回路Ａ（１２１５）を低周波にて検査する場合、チップセレクト信号ＣＨＩＰＳＥＬ［３：０］＝０００１、テスト対象回路セレクト信号ＴＥＳＴＳＥＬ＝０、リピータブロック用クロック信号１２１１３はロウレベルとなる。かかる状態のもとで、テスト入力信号群１２１９は入力リピータブロック１２１２１に入力する。入力リピータブロック１２１２１内ではセレクタマクロ１２２４によりリピータバッファ１２２２の出力が選択されることで信号レベルが増幅され、ＣＨＩＰ１のテスト対象回路Ａ（１２１５）に入力する。次にＣＨＩＰ１のテスト対象回路Ａ（１２１５）からの出力信号群はテスト対象回路セレクタマクロ１２１７（ＴＥＳＴＳＥＬ＝０）を経由し、更にチップセレクタマクロ１２１８（ＣＨＩＰＳＥＬ［０］＝１）を経由し、出力リピータブロック１２１３２、ＣＨＩＰ２内のセレクタマクロ（ＣＨＩＰＳＥＬ［１］＝０）、出力リピータブロック１２１３３、ＣＨＩＰ３内のセレクタマクロ（ＣＨＩＰＳＥＬ［２］＝０）、出力リピータブロック１２１３４、ＣＨＩＰ４内のセレクタマクロ（ＣＨＩＰＳＥＬ［３］＝０）、出力リピータブロック１２１３５の順にリピータブロック１２２１内のリピータバッファマクロ１２２２により信号レベルが増幅され外部テスト回路１２１１に入力する。

ＣＨＩＰ１テスト対象回路Ｂ（１２１６）を高周波にて検査する場合、チップセレクト信号ＣＨＩＰＳＥＬ［３：０］＝０００１、テスト対象回路セレクト信号ＴＥＳＴＳＥＬ＝１、リピータブロック用クロック信号１２１１３は高周波クロックパルスとなる。高周波クロックパルス信号１２１１３はクロックリピータバッファマクロ１２１１４により信号レベル減衰が抑止される。かかる状態のもとで、テスト入力信号群１２１９は入力リピータブロック１２１２１に入力する。入力リピータブロック１２１２１内ではセレクタマクロ１２２４によりリピータブロック用高周波クロック信号１２１１３が入力するパイプラインフリップフリップ１２２３の出力が選択され信号レベルが高周波にてパイプラインされ、ＣＨＩＰ１のテスト対象回路Ｂ（１２１６）に入力する。次にＣＨＩＰ１のテスト対象回路Ｂ（１２１６）からの出力信号群はテスト対象回路セレクタマクロ１２１７（ＴＥＳＴＳＥＬ＝１）を経由し、更にチップセレクタマクロ１２１８（ＣＨＩＰＳＥＬ［０］＝１）を経由し、出力リピータブロック１２１３２、ＣＨＩＰ２内のセレクタマクロ（ＣＨＩＰＳＥＬ［１］＝０）、出力リピータブロック１２１３３、ＣＨＩＰ３内のセレクタマクロ（ＣＨＩＰＳＥＬ［２］＝０）、出力リピータブロック１２１３４、ＣＨＩＰ４内のセレクタマクロ（ＣＨＩＰＳＥＬ［３］＝０）、出力リピータブロック１２１３５の順にリピータブロック１２２１内のリピータブロック用高周波クロック信号１２１１３が入力するパイプラインフリップフロップマクロ１２２３により高周波にてパイプラインされ外部テスト回路１２１１に入力する。

以上のとおり、本構成は、低周波テストにおいては、テスト信号配線群の信号レベルがリピータブロック中のリピータバッファマクロによる増幅なしには減衰して、外部テスト回路からリピータブロック、リピータブロックから検査対象チップ、検査対象チップからリピータブロック、リピータブロックからリピータブロック、リピータブロックから外部テスト回路へ信号レベルが到達しないという不具合を解消している。

また、本構成は、高周波テストにおいては、テスト信号配線群の信号レベルがリピータブロック中のフリップフロップによるパイプラインなしにはセットアップタイミングエラーの発生により、外部テスト回路からリピータブロック、リピータブロックから検査対象チップ、検査対象チップからリピータブロック、リピータブロックからリピータブロック、リピータブロックから外部テスト回路へ信号レベルが高周波にて到達しないという不具合を解消している。

本構成によればテスト入力／出力信号群のリピータブロックにてテスト入出力信号を増幅／パイプラインすることにより、ウェハ上又はファイナル検査ボード上又はバーインボード上の複数の検査対象チップを外部テスト回路により低周波又は高周波テストをすることが可能となる。

図２７の実施形態は、図２０〜図２３の実施形態のウェハや、図７〜図１０のテスト回路の配置を想定したものである。ウェハ１５１１にはチップ１５１２や、スクライブライン上のテスト回路、あるいはチップ領域に配置されたテスト回路、あるいはテスト回路領域に配置されたテスト回路、あるいはチップが形成できないウェハの周辺に配置されたテスト回路１５１５がある。チップ１５１２には数十ミクロン角のバンプ付のパッド（極小パッド）１５１３が配置されており、内部のテスト対象回路に接続されている。テスト回路１５１５は圧縮テストパターンの展開回路、テスト結果の圧縮回路等で構成される。内部スキャンチェーン数は非常に多くの信号となるため、数十ミクロン角のバンプ付のパッド（極小パッド）が、チップ１５１２と同様に配置され、かつ、検査装置１５１６用の従来のＩＯパッドも備えている。このＩＯパッドは前述の外部スキャンインや外部スキャンアウトに相当する。検査装置１５１６はこのＩＯパッドに針等を当て、実際に検査する。１５１８はチップ１５１２とテスト回路１５１５の数十ミクロン角のバンプ付のパッド（極小パッド）を接続するための接続配線１５１９を備えた配線用装置で、この配線用装置１５１８を裏返して貼り付けることで、チップ１５１２とテスト回路１５１５が接続され、かつ、検査装置１５１６からも制御することが可能となる。本例ではチップ１５１２とテスト回路１５１５は１対１だが、最大、全チップを１つのテスト回路でテストすることが可能となる。

図２８の実施形態では、ウェハ上にあるチップ１７１等にテスト回路１７４からのテスト制御信号１７３が接続している。テスト制御信号１７３は全チップの同一端子には同一信号が接続しており、チップ１７１をテストするためのテストパターン、クロック、その他の制御信号で構成される。テスト回路１７４はＢＩＳＴ（Ｂｉｌｄ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路等で構成され、外部テスト装置から制御されることで、テストパターン、クロック、その他制御信号をチップに印加する。これらの信号により、ウェハ上の全チップは同時にテストを行うことができる。テスト結果をテスト回路１７４に送るためのテスト結果信号１７２は、全てのチップのテスト結果出力端子に接続しているので、チップ１７１が１０００個ある場合、テスト結果信号１７２も１０００本となる。テスト回路１７４には、テスト結果信号１７２の内容を保持するメモリ回路が内蔵されている。このメモリ回路はウェハ上の全てのチップに対応しており、メモリとチップは予め１対１に決められているため、ウェハ上にチップ１７１が１０００個構築されている場合、メモリも１０００個あり、それぞれウェハ外部のテスタに読み出すことができる。テスト回路１７４は外部のテスタから制御され、ウェハ上の全チップにテストパターンを印加し、各チップからのテスト結果をテスト回路内のメモリ回路に保持し、外部テスタが任意にメモリの値を読み出すことで、全チップを並行してテストすることが可能となるため、テスト時間を非常に短くすることが可能となる。しかし、チップの構成によっては非常に多くのトランジスタが同時に動作することになるため、消費電力が莫大になり、安定したテストができなくなる場合もある。その改善策を次に示す。

図２９の実施形態では、ウェハ上にあるチップ１８１等にテスト回路１８４からのテスト制御信号１８３が接続している。テスト制御信号１８３は全チップに接続しており、チップ１８１をテストするためのテストパターン、クロック、その他の制御信号で構成される。特に制御信号にはチップセレクト信号１８５が含まれる。このチップセレクト信号１８５は、ウェハ上の全チップを１つずつ選択するための信号である。１０００個のチップを選択する場合、１０本のチップセレクト信号が必要で、この信号をチップはチップ内でデコードして、自分自身を見分ける。これらの信号により、テスト回路１８４は、ウェハ上の全チップをチップセレクト信号で選択し、そのチップのみのテストを行うことができる。チップセレクト信号は、テスト回路１８４内で生成される。外部テスト装置からのテストスタートパルス（ｃｓ１をテスト）を受けてカウンタがカウントアップし、次のテストスタートパルス（ｃｓ２をテスト）まで維持する。この動作をウェハ上のチップ数分の回数だけ続けることで、全てのチップのチップセレクト信号が生成される。テスト結果をテスト回路１８４に送るためのテスト結果信号１８２があり、この信号も全てのチップのテスト結果出力端子に接続しているが、全てのテスト結果出力信号はバス接続している。チップ１８１内にチップセレクト信号を受けてバスへテスト結果を出力するトライステートバッファがある。このため圧縮スキャンテスト等でテスト結果信号が多数ある場合でも、ウェハ上のテスト結果出力信号線数は限られた本数となる。例えば１００本のテスト結果出力端子があったとしても、１００本の信号線ですむ。テスト回路１８４は外部のテスタから制御され、ウェハ上の全チップにテストパターンを印加し、各チップからのテスト結果をテスト回路１８４を経由し、外部テスタに出力することで、全チップを１つずつテストすることが可能となる。通常多数のチップを一度にテストする場合、消費電力が莫大になり安定したテストができなくなる恐れがあるが、この場合１つずつテストするのでテスト時の電力供給が不足するという問題は起こらないが、テスト時間は長時間かかることになる。この問題の解決策を次に示す。

図３０の実施形態では、ウェハ上にあるチップ１９１等にテスト回路１９４からのテスト制御信号１９３が接続している。テスト制御信号１９３は全チップに接続しており、チップ１９１をテストするためのテストパターン、クロック、その他の制御信号で構成される。特に制御信号にはチップセレクト信号１９５及び１９６が含まれる。これらの信号はそれぞれ選択するチップが決まっており、ウェハ上のチップはチップセレクト信号１９５又は１９６で選択されたチップのみテストを行うことができる。本実施形態ではチップセレクト信号は２本なので、ウェハ上のチップを２つずつテストすることができる。テスト回路１９４からのチップセレクト信号１９６及び１９７は同一で、例えばｃｓ１を同時にテストする。つぎのテストスタートパルスでｃｓ２を同時にテストする。これを繰り返しでウェハ上の全チップをテストする。テスト結果をテスト回路１９４に送るためのテスト結果信号１９２があり、この信号も全てのチップのテスト結果出力端子に接続しているが、同一のチップセレクト信号内の全てのチップのテスト結果出力信号はバス接続している。チップ１９１内にチップセレクト信号を受けてバスへテスト結果を出力するトライステートバッファがある。テスト回路１９４は外部のテスタから制御され、ウェハ上の全チップにテストパターンを印加し、各チップからのテスト結果をテスト回路１９４を経由し、外部テスタに出力することで、全チップを２つずつテストすることが可能となる。通常多数のチップを一度にテストする場合、消費電力が莫大になり安定したテストができなくなる恐れがあるが、この場合２つずつテストするのでテスト時の電力供給が不足するという問題は起こらず、テスト時間は１つずつ行う場合の半分の時間となる。このように同じ信号線のチップセレクト信号に接続されるチップの数が多ければテスト時間は長いがピークの電力は少なくなり、同じ信号線のチップセレクト信号に接続されるチップの数が少なければテスト時間は短いが、ピークの電力は多くなる。チップの設計時にテスト時のピーク電力とテスト装置の可能供給電力を考慮し、テスト回路とチップ内のデコード回路の設計を行う必要がある。

本発明の半導体集積回路は、例えばスクライブライン上の配線とそれを切断するヒューズとを有することで、ウェハ上の全て、あるいは一部のチップの同じ端子を接続することができ、そのことにより、テスト回路の一部又は全てをチップ間で共有することが可能となる。これによりテスト時間やチップ面積の削減が実現でき、チップのコストダウンに有用である。

本発明の一実施形態における半導体集積回路のテスト用信号配線群がスクライブラインに形成されているウェハの平面図である。 本発明の一実施形態における半導体集積回路の隣接するチップの接続図である。 本発明の一実施形態における半導体集積回路のテスト用信号配線群が専用の配線層により形成されているウェハの平面図である。 従来のチップとスクライブラインの断面図である。 本発明の一実施形態におけるチップとスクライブラインの断面図である。 本発明の一実施形態におけるダミー配線が形成されているスクライブラインの断面図である。 本発明の一実施形態におけるテスト回路がスクライブラインに形成されていることを示す平面図である。 本発明の一実施形態におけるテスト回路がテスト回路専用領域に形成されていることを示す平面図である。 本発明の一実施形態におけるテスト回路が特定のチップ形成領域に形成されていることを示す平面図である。 本発明の一実施形態におけるテスト回路がウェハの周辺部でかつチップが形成できない領域に形成されていることを示す平面図である。 一部のテスト回路機能を隣接するチップ領域で形成し、比較的少ないチップをテストする構成を示す図である。 パッケージング後に最終検査を行う構成を示す図である。 一部のテスト回路機能を隣接するチップ領域で形成し、チップをテストする構成を示す図である。 全てのテスト回路機能を隣接するチップ領域で形成し、比較的少ないチップをテストする構成を示す図である。 パッケージング後に最終検査を行う構成を示す図である。 全てのテスト回路機能を隣接するチップ領域で形成し、チップをテストする構成を示す図である。 テスト回路を共用する回路構成を示す概念図である。 図１７のテスト回路を含むチップとテスト制御回路の回路構成を示す概念図である。 図１８におけるテスト制御回路の真理値表の一例を示す図である。 チップ上に極小のパッドを設ける構成を示す図である。 従来のスキャンチェーンの構成を示す図である。 圧縮スキャンチェーンの構成を示す図である。 テスト回路と圧縮スキャンチェーンの接続関係を示す図である。 ウェハ上又はファイナル検査ボード上又はバーインボード上に設けた外部テスト回路と、この外部テスト回路と検査対象チップ間のリピータブロック群の回路構成を示す概念図である。 図２４におけるリピータブロックの概念図である。 図２４における外部テスト回路の制御回路の真理値表の一例を示す図である。 チップ上に極小のパッドを設け、外部装置で極小パッドを結線する構成を示す図である。 ウェハ上の全チップを同時にテストする構成の図である。 ウェハ上のチップを１つずつテストする構成の図である。 ウェハ上のチップを複数個ずつテストする構成の図である。 従来のバーンインテストの方法を示す図である。

符号の説明

１１１ 半導体ウェハ
１１２ 半導体チップ
１１３ テスト用信号配線群
１１４ テスト用端子群
３２１ チップ間配線
３２２ ヒューズ
３２３ ダミー配線
４１１〜７１１ テスト回路

Claims (24)

1. ウェハ上に形成された複数のチップの外部端子が、チップの分離領域で配線により結線され、前記配線とチップ内部との接続は電気的に切断できる構成であることを特徴とする半導体集積回路。
2. ウェハ上に形成された複数のチップの外部端子が、前記ウェハ上の専用配線層により結線され、前記配線とチップ内部との接続は電気的に切断できる構成であることを特徴とする半導体集積回路。
3. 請求項１又は２に記載の半導体集積回路において、
   チップの分離領域で結線される配線層の下にダミー配線層が形成されていることを特徴とする半導体集積回路。
4. ウェハ上に形成された複数のチップをテストする回路が、前記ウェハ上のチップの分離領域に形成されていることを特徴とする半導体集積回路。
5. ウェハ上に形成された複数のチップをテストする回路が、前記ウェハ上のテスト回路専用領域に形成されていることを特徴とする半導体集積回路。
6. ウェハ上に形成された複数のチップをテストする回路が、前記ウェハ上の特定のチップ形成領域に前記テスト回路のみが形成されていることを特徴とする半導体集積回路。
7. ウェハ上に形成された複数のチップをテストする回路が、前記ウェハの周辺部でかつチップが形成できない領域に形成されていることを特徴とする半導体集積回路。
8. ウェハ上に形成されたテスト回路を含むチップをテストするように前記テスト回路とは異なる他のテスト回路が前記ウェハ上に配置されていて、特定のチップ領域のみに前記他のテスト回路と、前記チップより小さいサイズのチップとが形成されていることを特徴とする半導体集積回路。
9. ウェハ上に形成されたテスト回路を含まないチップをテストするテスト回路が前記ウェハ上に配置されていて、特定のチップ領域のみに前記テスト回路と、前記チップより小さいサイズのチップとが形成されていることを特徴とする半導体集積回路。
10. ウェハ上に形成されたチップが複数あり、前記チップ内のテスト回路を共用する機能を持った検査補助装置を前記ウェハ上に形成することにより、検査対象チップの前記テスト回路が故障している場合に前記検査補助装置により検査対象外チップのテスト回路を用いてテストすることを特徴とする半導体集積回路。
11. ウェハ上に形成されたチップにテスト専用のコンタクトウインドウとバンプが形成されていることを特徴とする半導体集積回路。
12. 請求項４〜９のいずれか１項に記載の半導体集積回路において、
    スキャンテスト、ダイレクトメモリアクセステスト等の低周波テストを実施するために前記ウェハ上に前記テスト回路と検査対象チップとの間にリピータバッファからなるリピータブロック群と検査対象チップを選択するための制御回路とを有し、複数チップの低周波テストを実現することを特徴とする半導体集積回路。
13. 請求項４〜９のいずれか１項に記載の半導体集積回路において、
    ロジックランダムパターンテスト、メモリランダムパターンテスト等の高周波テストを実施するために前記ウェハ上に前記テスト回路と検査対象チップとの間にパイプラインフリップフロップからなるリピータブロック群と検査対象チップを選択するための制御回路とを有し、複数チップの高周波テストを実現することを特徴とする半導体集積回路。
14. 請求項１２記載の半導体集積回路において、
    ロジックランダムパターンテスト、メモリランダムパターンテスト等の高周波テストを実施するために前記ウェハ上に前記テスト回路と検査対象チップとの間にパイプラインフリップフロップからなるリピータブロック群と検査対象チップを選択するための制御回路とを有し、複数チップの高周波テストを実現することを特徴とする半導体集積回路。
15. 請求項１１記載の半導体集積回路において、
    前記ウェハ上に形成された複数のテスト用コンタクトウインドウとバンプが、前記ウェハ以外で配線が施された装置で接続されていることを特徴とする半導体集積回路。
16. ウェハ上に形成された複数のチップの外部端子が、前記ウェハ以外で配線が施された装置で接続していることを特徴とする半導体集積回路。
17. 請求項４〜９のいずれか１項に記載の半導体集積回路において、
    前記テスト回路の入出力信号が複数のチップに並列に接続していることを特徴とする半導体集積回路。
18. 請求項４〜９のいずれか１項に記載の半導体集積回路において、
    前記テスト回路の入出力信号が複数のチップに直列に接続していることを特徴とする半導体集積回路。
19. 請求項１７記載の半導体集積回路が直列に接続していることを特徴とする半導体集積回路。
20. 請求項１８記載の半導体集積回路が並列に接続していることを特徴とする半導体集積回路。
21. 半導体集積回路内のテスト回路部分を前記半導体集積回路外のファイナル検査ボード又はバーインボード上に備えた検査補助装置に代替し、前記半導体集積回路の検査を実現することを特徴とする半導体集積回路。
22. 請求項２１記載の半導体集積回路において、
    スキャンテスト、ダイレクトメモリアクセステスト等の低周波テストを実施するためにファイナル検査ボード又はバーインボード上に前記テスト回路と検査対象チップとの間にリピータバッファからなるリピータブロック群と検査対象チップを選択するための制御回路とを有し、複数チップの低周波テストを実現することを特徴とする半導体集積回路。
23. 請求項２１記載の半導体集積回路において、
    ロジックランダムパターンテスト、メモリランダムパターンテスト等の高周波テストを実施するためにファイナル検査ボード又はバーインボード上に前記テスト回路と検査対象チップとの間にパイプラインフリップフロップからなるリピータブロック群と検査対象チップを選択するための制御回路とを有し、複数チップの高周波テストを実現することを特徴とする半導体集積回路。
24. 請求項２２記載の半導体集積回路において、
    ロジックランダムパターンテスト、メモリランダムパターンテスト等の高周波テストを実施するためにファイナル検査ボード又はバーインボード上に前記テスト回路と検査対象チップとの間にパイプラインフリップフロップからなるリピータブロック群と検査対象チップを選択するための制御回路とを有し、複数チップの高周波テストを実現することを特徴とする半導体集積回路。

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