JP5589576B2 - 半導体装置の製造方法及び半導体基板 - Google Patents

半導体装置の製造方法及び半導体基板 Download PDF

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Description

本発明は、半導体装置の製造方法及び半導体基板に関する。
LSI等の半導体装置の製造工程では、半導体基板に複数の半導体素子を形成した後、ダイシングによって半導体基板を切断することにより、半導体基板を半導体素子毎に個片化する。
ダイシングは、半導体基板のスクライブ領域に沿ってダイシングブレードを当てることにより行うのが従来からの手法であったが、近年ではレーザー光を用いてダイシングを行う手法も採用されつつある。
ダイシングブレードとレーザー光のどちらを利用する場合でも、切断後の半導体素子に発生する不良を抑制するのが好ましい。
特開２００４−１８８４７５号公報 特開２００６−１４０３１１号公報 特開２００４−２２１２８６号公報 特開２００５−１０１１８１号公報 特開２００５−１１６８４４号公報 特開平９−５９７６５号公報 特開２００８−３０５５５１号公報
四分一 敬、他２名、"フラクタクル構造による超撥水表面（２）"、インターネット＜URL: http://www.asahi-net.or.jp１〜gt6s-sbic/chem/confernce/colloid95/index. html＞ "ナノ構造制御により親水性表面を超撥水表面へ"、インターネット＜URL: http://www.aist.go.jp/aistj/aistinfo/aist-today/vol06-01/p26.html＞ "Plasma System "TAIKAI""、インターネット＜URL: http://www.eu.ebara.com/technical/vol84-01.html＞
半導体装置の製造方法及び半導体基板において、半導体素子の信頼性を維持することを目的とする。
以下の開示の一観点によれば、複数の半導体素子領域が形成された半導体基板のスクライブ領域の多層膜上に、中央部の厚さが端面より厚く、帯状で、レーザー光を透過する部材からなる２本の並行する保護膜を形成する工程と、前記２本の保護膜のそれぞれにレーザー光を照射して、前記スクライブ領域の前記多層膜を除去する工程とを含む半導体装置の製造方法が提供される。また、半導体基板の半導体素子領域の多層膜上方に疎水性膜を形成する工程と、前記疎水性膜を形成した後、前記半導体基板のスクライブ領域の多層膜上方に、中央部の厚さが端面より厚く、帯状で、レーザー光を透過する部材からなる保護膜を形成する工程と、前記保護膜にレーザー光を照射して、前記スクライブ領域の前記多層膜を除去する工程とを含む半導体装置の製造方法が提供される。
また、その開示の他の観点によれば、複数の半導体素子領域が形成され、スクライブ領域の多層膜上に、中央部の厚さが端面より厚く、帯状で、レーザー光を透過する部材からなる２本の並行する保護膜が形成されている半導体基板が提供される。また、半導体素子領域の多層膜上方に疎水性膜が形成され、スクライブ領域の多層膜上方に、中央部の厚さが端面より厚く、帯状で、レーザー光を透過する部材からなる保護膜が形成されている半導体基板が提供される。
以下の開示によれば、保護膜がレーザー光を集光するレンズとして機能するため、保護膜を透過したレーザー光のスポット径が安定する。その結果、レーザー光の照射によって多層膜に形成される溝の幅も安定し、当該溝の側壁がダイシングブレードに接触するのを防止できる。
図１は、予備的事項に係る半導体装置の製造途中の断面図（その１）である。 図２は、予備的事項に係る半導体装置の製造途中の断面図（その２）である。 図３は、予備的事項に係る半導体装置の製造途中の断面図（その３）である。 図４は、予備的事項に係る半導体装置の製造途中の断面図（その４）である。 図５は、予備的事項に係る半導体装置の製造途中の断面図（その５）である。 図６は、予備的事項に係る半導体装置の製造途中の断面図（その６）である。 図７は、予備的事項に係る半導体装置の製造方法の問題点について説明するための断面図である。 図８は、予備的事項に係る半導体装置の製造方法において、レーザーのスポット径がばらつくことを示す平面図である。 図９は、予備的事項に係る半導体装置の製造方法において、レーザーにより多層膜に溝を形成したときの断面図である。 図１０は、予備的事項に係る半導体装置の製造方法において、ダイシングブレードを用いたダイシングについて説明するための平面図である。 図１１は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１２は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１３は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１４は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図１５は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図１６は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図１７は、第１実施形態に係る半導体装置の製造途中の平面図（その１）である。 図１８は、第１実施形態に係る半導体装置の製造途中の平面図（その２）である。 図１９は、第１実施形態に係る半導体装置の製造途中の平面図（その３）である。 図２０は、第１実施形態に係る半導体装置の製造途中の平面図（その４）である。 図２１は、第１実施形態に係る半導体装置の製造途中の平面図（その５）である。 図２２は、第１実施形態に係る半導体装置の製造途中の斜視図である。 図２３は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２４は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２５は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２６は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図２７は、第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図２８は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２９は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３０は、第３実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３１は、第３実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３２は、第３実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３３は、第３実施形態に係る半導体装置の製造途中の断面図（その６）である。 図３４は、第４実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３５は、第４実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３６は、第４実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３７は、第４実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３８は、第５実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３９は、第５実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４０は、第５実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４１は、第５実施形態に係る半導体装置の製造途中の断面図（その４）である。 図４２は、第６実施形態において、パシベーション膜の窓内の全領域に保護膜を形成した場合の断面図である。 図４３は、図４２のようにパシベーション膜の窓内の全領域に保護膜を形成した場合の斜視図である。 図４４は、第６実施形態において、パシベーション膜の上面よりも保護膜の上面の端部を低くした場合の断面図である。 図４５は、第６実施形態において、パシベーション膜の窓を完全に埋める厚さに保護膜を形成した場合の断面図である。 図４６は、第７実施形態に係る半導体装置の製造途中の断面図（その１）である。 図４７は、第７実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４８は、第７実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４９は、第７実施形態に係る半導体装置の製造途中の断面図（その４）である。 図５０は、第７実施形態に係る半導体装置の製造途中の断面図（その５）である。 図５１は、第８実施形態に係る半導体装置の製造途中の断面図（その１）である。 図５２は、第８実施形態に係る半導体装置の製造途中の断面図（その２）である。 図５３は、第８実施形態に係る半導体装置の製造途中の断面図（その３）である。 図５４は、第８実施形態に係る半導体装置の製造途中の断面図（その４）である。 図５５は、第８実施形態に係る半導体装置の製造途中の断面図（その５）である。 図５６は、第８実施形態に係る半導体装置の製造途中の平面図（その１）である。 図５７は、第８実施形態に係る半導体装置の製造途中の平面図（その２）である。 図５８は、第８実施形態に係る半導体装置の製造途中の平面図（その３）である。 図５９は、第８実施形態に係る半導体装置の製造途中の平面図（その４）である。 図６０は、第８実施形態において、親水性薄膜と疎水性薄膜とを形成した半導体装置の製造途中の断面図である。 図６１は、第８実施形態において、親水性薄膜と疎水性薄膜とを形成した半導体装置の製造途中の斜視図である。 図６２（ａ）は第９実施形態に係る半導体装置の製造途中の全体平面図（その１）であり、図６２（ｂ）はその断面図である。 図６３（ａ）は第９実施形態に係る半導体装置の製造途中の全体平面図（その２）であり、図６３（ｂ）はその断面図である。 図６４は、第９実施形態において、図６３（ｂ）の領域Aを拡大した半導体基板の拡大断面図である。 図６５は、第９実施形態において、一つの保護膜とその近傍の拡大断面図である。 図６６は、第９実施形態において、レーザーを照射途中の半導体基板の拡大平面図である。 図６７は、レーザーを照射した後の図６６のX13−X13線に沿う断面図である。 図６８は、レーザーを照射した後の図６７のY1−Y1線に沿う断面図である。 図６９は、第９実施形態において、半導体基板をダイシングするときの断面図である。 図７０（ａ）は第１０実施形態に係る半導体装置の製造途中の全体平面図であり、図７０（ｂ）はその断面図である。 図７１は、第１０実施形態において、半導体基板の外周付近の拡大平面図である。 図７２（ａ）は図７１のX15−X15線に沿う断面図であり、図７２（ｂ）は図７１のX16−X16線に沿う断面図である。 図７３は、第１０実施形態において、レーザーアブレーションの途中における半導体基板の周縁部の拡大平面図である。 図７４は、図７３のX17−X17線に沿う断面図である。 図７５は、レーザーアブレーションを終了した後における図７１のX15−X15線に沿う断面図である。
本実施形態の説明に先立ち、基礎となる予備的事項について説明する。
半導体基板をダイシングするとき、ダイシングブレードを利用して半導体基板を機械的に切断する手法が従来より使用されている。
しかし、その切断面に現れる層間絶縁膜は機械的に脆いため、ダイシング時に層間絶縁膜に欠けが発生し、その欠けから水分が浸入して半導体基板の回路が不良になる恐れがある。
特に、酸化シリコンの比誘電率（約４．２）よりも比誘電率が低い低誘電率絶縁膜は、酸化シリコン膜と比較して脆いため、ダイシング時に欠けが発生する危険性が高まる。
そこで、以下のようにレーザーとダイシングブレードとを併用してダイシングを行う手法が考えられる。
図１〜図６は、予備的事項に係る半導体装置の製造途中の断面図である。
まず、図１に示すように、ダイシングの対象となる半導体基板３０を用意する。
半導体基板３０は、スクライブ領域Rsと、半導体素子が形成される複数の半導体素子領域Rcとを有する。
その半導体基板３０を作製するには、まず、シリコン基板１の上に素子分離絶縁膜２としてLOCOS(Local Oxidation of Silicon)法により酸化シリコン膜を形成した後、その素子分離絶縁膜２で画定される活性領域にpウェル３を形成する。
そして、シリコン基板１の活性領域に、ゲート絶縁膜４、ゲート電極５、及びn型ソースドレイン領域６を備えたMOSトランジスタTRを形成する。
その後、MOSトランジスタTRを覆う第１の層間絶縁膜１１を形成した後、第１の層間絶縁膜１１をパターニングしてコンタクトホールを形成し、そのコンタクトホール内にタングステンを主にしてなる第１の導電性プラグ１２を形成する。
次いで、第１の層間絶縁膜１１と第１の導電性プラグ１２の上に、第１の金属配線１３、第２の層間絶縁膜１４、第２の金属配線１７、第３の層間絶縁膜１８、第３の金属配線２０、及び第４の層間絶縁膜２１をこの順に形成する。
これらのうち、各金属配線１３、１７、２０はアルミニウム膜を含み、上下の金属配線同士はタングステンを主にしてなる第２の導電性プラグ１５や第３の導電性プラグ１９により電気的に接続される。
また、各層間絶縁膜１１、１４、１８、２１の材料としては、酸化シリコン膜や低誘電率絶縁膜がある。このうち、低誘電率絶縁膜としては、例えば、SiOF膜、ポーラス酸化シリコン膜、及びポリアリールエーテル膜等がある。
ここまでの工程により、シリコン基板１の上に、各層間絶縁膜１１、１４、１８、２１や各金属配線１３、１７、２０を含む多層膜２９が得られる。
その後、その多層膜２９の上にポリイミドの塗膜を形成し、それをパターニングすることにより、スクライブ領域Rsに窓２５ａを備えたパッシベーション膜２５を形成する。
なお、ポリイミドの塗膜に代えて、酸化シリコン膜や窒化シリコン膜をパシベーション膜２５と形成してもよい。
次いで、図２に示すように、半導体基板３０の上側全面に保護膜３１としてPVA（ポリビニルアルコール）の塗膜を形成した後、保護膜３１を熱硬化させる。
この保護膜３１は、後の工程で多層膜２９にレーザーを照射するときに、レーザーの熱で蒸散した多層膜２９の材料がパッシベーション膜２５上に付着するのを防止する役割を担う。
そして、図３に示すように、保護膜３１を通じて半導体基板３０にレーザー光Lを照射する。
これにより、図４に示すように、保護膜３１、多層膜２９、及び素子分離絶縁膜２がレーザー光Lの熱により蒸散してこれらの膜に溝３３が形成されると共に、その溝３３の底部にシリコン基板１の表面が露出する。
このようにレーザー光Lにより多層膜２９を蒸散させる工程を以下ではレーザーアブレーションとも呼ぶ。
そのレーザーアブレーションに先立ち、予め半導体基板３０上に保護膜３１を形成したので、蒸散した多層膜２９の材料がパッシベーション膜２５上に再付着してパッシベーション膜２５の信頼性が低下するのを防止できる。
次いで、図５に示すように、上記のレーザーダイシングによってスクライブ領域Rsに露出したシリコン基板１にダイシングブレードDを当て、スクライブ領域Rsにおけるシリコン基板１を機械的に切断する。
既述のように、レーザーアブレーションによりスクライブ領域Rsにおける多層膜２９を予め除去したことで、本工程ではダイシングブレードDが多層膜２９に触れるのを防止できる。これにより、ダイシングブレードDとの接触が原因で多層膜２９に欠けが発生する危険性を低くできる。
このようにしてダイシングを終了すると、図６に示すように、半導体基板３０が半導体素子３０ａ毎に個片化され、本例の基本工程を終える。
以上の例では、ダイシングブレードDによるダイシング（図５）に先立ち、レーザアブレーション（図４）によりスクライブ領域Rsにおける多層膜２９を除去するので、ダイシングブレードDとの接触が原因の欠けが多層膜２９に生じるのを抑制できる。
しかしながら、この手法には以下のような問題がある。
図７は、その問題を説明するための断面図である。
上記のように、保護膜３１は、レーザー光Lにより蒸散した材料がパッシベーション膜２５に再付着するのを防止する役割を担うものであるが、その上面は下地の凹凸に倣った形状となるため、図７のように起伏が生じることがある。
この状態で保護膜３１にレーザー光Lを照射すると、保護膜３１の上面の起伏がレンズのように機能し、多層膜２９の表面上でのレーザー光Lのスポット径Dsが場所によってばらつく。
図８は、そのようなスポット径Dsのばらつきを示す平面図であって、先の図７は図８のX1−X1線に沿う断面に相当する。
図８に示すように、レーザーダイシングのときにはスクライブ領域Rsにスポット状にレーザー光Lを照射するが、レーザー光Lのスポット径Dsがスクライブ領域Rsの場所によってばらついている。
図９は、図８のようにレーザー光Lを照射して多層膜２９を蒸散させた後の平面図である。
上記のようにスポット径Dsがばらつくことで、レーザー光Lの照射によりこれらの層間絶縁膜に形成される溝３３の幅Wtも場所によりばらつく。
図１０は、溝３３の形成後にダイシングブレードDを用いて行われるダイシングの平面図である。
溝３３の幅Wtがばらついていることから、スクライブ領域Rsの場所によっては幅WtがダイシングブレードDの幅Wdより狭い部分があり、この部分では多層膜２９とダイシングブレードDとが接触してしまう。
こうなると、ダイシングブレードDと接触した部分の多層膜２９に欠けが発生し、これがきっかけで多層膜２９の層間絶縁膜１１、１４、１８、２１が剥離する恐れが生じてしまう。
なお、ダイシングブレードDと多層膜２９とが接触するのを防止するためにスポット径Dsを大きくすることも考えられる。
しかし、スクライブ領域Rsの幅を超えてスポット径Dsを大きくすると、レーザー光Lによってパシベーション膜２５が損傷を受けてしまうので、スポット径Dsの拡大には限度がある。
本願発明者は、このような知見に鑑みて、以下に説明するような実施形態に想到した。
（第１実施形態）
図１１〜図１６は本実施形態に係る半導体装置の製造途中の断面図であり、図１７〜図２１はその平面図である。
なお、これらの図において、予備的事項において説明したのと同じ要素には予備的事項と同じ符号を付し、以下ではその説明を省略する。
まず、図１１に示すように、最上層にパシベーション膜２５が形成された半導体基板３０を用意する。そのパシベーション膜２５はスクライブ領域Rsに窓２５ａを備え、その窓２５ａから多層膜２９が露出する。
図１７はこの半導体基板３０の平面図であり、先の図１１は図１７のX2−X2線に沿う断面に相当する。
次いで、図１２に示すように、不図示のデスペンサーを利用して窓２５ａ内にPVAを塗布し、それを約１５０〜１６０℃の温度で熱硬化させて保護膜３５とする。その保護膜３５は、PVAの表面張力によって中央部３５ｃにおける厚さが端面３５ｅにおける厚さよりも厚い凸レンズ形状となる。
また、PVAはレーザーグルービングで使用するレーザーを透過する材料であって、保護膜３５の材料として好適である。
なお、保護膜３５に異物が取り込まれるのを防止するために、クリーンルーム等のようなクリーン環境内でPVAの塗布を行うのが好ましい。これについては、後述の各実施形態でも同様である。
図１８は、この半導体基板３０の平面図であり、先の図１２は図１８のX3−X3線に沿う断面に相当する。
また、図２２は、本工程を終了後の斜視図である。
図２２に示されるように、保護膜３５は、スクライブ領域Rsの延在方向Dに長い帯状の平面形状を有する。
次に、図１３に示すように、保護膜３５を通じて多層膜２９にレーザー光Lを照射し、多層膜２９に対するレーザーグルービングを開始する。
レーザー光Lの種類は特に限定されないが、本実施形態では波長が約３００nm〜４００nmでパワーが３．０〜４．０Wのパルスレーザーを使用する。また、そのパルスレーザーの照射間隔は、数ナノ秒〜数フェムト秒とする。
このとき、レーザー光Lが照射される部分の多層膜２９を保護膜３５で覆ってあるので、レーザー光Lの熱により蒸散した多層膜２９の材料が基板横方向に飛散し難くなり、その材料がパシベーション膜２５上に再付着し難くなる。
更に、本工程では、保護膜３５が凸レンズ状となっているため、レーザー光Lが多層膜２９の表面に効率的に集光され、多層膜２９の表面におけるレーザー光Lのスポット径DSのばらつきが抑制される。
例えば、レーザー光Lが平行光であって、保護膜３５の屈折率が１．５でその表面の曲率半径が２．５μmのとき、保護膜３５は焦点距離fが約５μmの凸レンズとして機能し、多層膜２９の表面上でのスポット径DSは１μm程度の値に安定する。
なお、保護膜３５の焦点距離fは、保護膜３５の屈折率nと曲率半径rとを利用して、f=(n-1)/rで近似できる。
図１９はレーザー光Lの照射位置について説明するための平面図であって、先の図１３は図１９のX4−X4線に沿う断面図に相当する。
図１９に示されるように、レーザー光Lは、スクライブ領域Rsの延在方向Dに平行な保護膜３５の延在方向に沿って所定の間隔をもってスポット状に照射される。そして、レーザー光Lのスポット径DSは保護膜３５のレンズ作用によって安定し、スポット径DSが場所によりばらつくのが抑制される。
このようなレーザーグルービングによって、図１４に示すように、多層膜２９とその下の素子分離絶縁膜２に溝３３が形成される。
なお、保護膜３５の材料であるPVAは水溶性であるため、保護膜３５は水洗により簡単に除去できる。その水洗は、溝３３を形成した後に行ってもよいし、後述のダイシング時に供給される水を利用して行ってもよい。
図２０は、本工程を終了した後の平面図であり、先の図１４は図２０のX5−X5線に沿う断面図に相当する。
図２０に示すように、レーザー光Lのスポット径DSが安定することから、レーザー光Lによって多層膜２９に形成される溝３３の幅Wtも安定し、当該Wtが半導体基板３０の場所によってばらつくのを抑制できる。
次いで、図１５に示すように、溝３３の底面に露出したシリコン基板１にダイシングブレードDを当てることにより、シリコン基板１を半導体素子３０ａ毎に個片化する。
このとき、上記のように溝３３の幅Wtのばらつきが抑制されているので、ダイシングブレードDが溝３３の側面において多層膜２９と接触する危険性が低減でき、ダイシングブレードDとの接触が原因の欠けが多層膜２９に発生するのを防止できる。
特に、ポーラス酸化シリコン膜等の低誘電率絶縁膜は酸化シリコン膜と比較して脆く欠けが発生し易いので、本実施形態は多層膜２９中の各絶縁膜１１、１４、１８、２１として低誘電率絶縁膜を形成する場合に実益がある。
図１６は、このように個片化した後の半導体基板３０の断面図である。また、図２１は個片化後の半導体基板３０の平面図であり、上記の図１６は図２１のX6−X6線に沿う断面図に相当する。
以上により、本実施形態に係る半導体装置の製造工程の基本工程を終了する。
上記した本実施形態によれば、図１３に示したように、凸レンズ状の保護膜３５によりレーザー光Lのスポット径Dsが安定するので、レーザー光Lで形成される溝３３の形状のばらつきを防止でき、溝３３とダイシングブレードD（図１５参照）との接触を抑制できる。
その結果、溝３３の側面でダイシングブレードDが多層膜２９に接触して多層膜２９に欠けが入るのを抑制でき、その欠けが原因で半導体装置の耐湿性が低下する危険性を低減できるようになる。
（第２実施形態）
本実施形態では、以下のようにして半導体基板３０の表面に疎水性の程度が異なる二つの領域を形成することで、半導体基板３０の所定領域のみに保護膜３５を選択的に形成できるようにする。
図２３〜図２７は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。
まず、図２３に示すように、半導体基板３０の上側全面にフォトレジストを塗布し、それを露光、現像することにより、パシベーション膜２５の窓２５ａ内にレジストパターン４２を形成する。
次に、図２４に示すように、レジストパターン４２とパシベーション膜２５の各々の上に、疎水性薄膜４３としてフッ素系樹脂薄膜を１０〜５０nm程度の厚さに形成する。フッ素系樹脂薄膜の材料としてはテフロンを使用し得る。テフロンの一例としては、PTFE（ポリテトラフルオロエチレン）、PFA（テトラフルオロエチレン・パーフルオロアルキルビニルエーテル共重合体）、FEP（テトラフルオロエチレン・ヘキサフルオロプロピレン共重合体）、ETFE（テトラフルオロエチレン・エチレン共重合体）、PVDF（ポリビニリデンフルオライド）、PCTFE（ポリクロロトリフルオロエチレン）、及びECTFE（クロロトリフルオエチレン・エチレン共重合体）等がある。
更に、疎水性薄膜４３の形成方法は特に限定されない。例えば、テフロンターゲットにレーザーを照射して、これにより蒸散したテフロンからテフロン薄膜を形成するレーザーアブレーション法で疎水性薄膜４３を形成し得る。
また、疎水性薄膜４３はフッ素系樹脂薄膜に限定されず、微細なピンの集合体を疎水性薄膜４３として形成してもよい。そのようなピンとしては、例えば、ピン状のブルーサイト型水酸化コバルト（BCH）の表面をラウリン酸ナトリウムでコーティングしたものがある。そのBCHのピンは、塩化コバルトに尿素を加えた溶液に基板３０を浸漬して形成され得る。
ところで、疎水性薄膜４３としてテフロン薄膜を形成した場合、疎水性薄膜４３の表面における水の接触角は約１１０度程度であり、疎水性薄膜４３は十分な撥水能力がある。
但し、その撥水能力を更に高めたい場合には、次の図２５に示すように、疎水性薄膜４３に対してプラズマ処理を行うのが好ましい。
そのプラズマ処理で使用するガスとしては、例えば、CF4等のフッ素系ガスがある。このようにプラズマ処理を行うと、疎水性薄膜４３の表面にフッ素原子が付着して当該表面の撥水能力が高められる。
この後に、図２６に示すように、レジストパターン４２をリフトオフして、スクライブ領域Rsにおける不要な疎水性薄膜４３を除去する。
ここまでの工程により、半導体基板３０の素子形成領域Rcにおける表面の疎水性が、スクライブ領域Rsにおけるよりも高い構造が得られたことになる。
続いて、図２７に示すように、第１実施形態の図１２の工程と同様に、不図示のデスペンサーを利用して窓２５ａ内にPVAを塗布し、それを熱硬化させて保護膜３５を形成する。
このとき、多層膜２９の表面よりも疎水性が高い疎水性薄膜４３は保護膜３５を弾くように機能するので、保護膜３５は多層膜２９の表面上にのみ選択的に形成される。
この後は、第１実施形態と同様にレーザーアブレーションとダイシングとを行うが、その詳細については省略する。
以上説明した本実施形態によれば、疎水性薄膜４３によって半導体素子領域Rcにおける半導体基板３０の表面の疎水性がダイシング領域Rsよりも高められる。そのため、保護膜３５の材料である液状のPVAが半導体素子領域Rcから排除され、ダイシング領域Rs内にのみ凸レンズ状の保護膜３５を選択的に形成できる。
（第３実施形態）
本実施形態では、以下のようにして半導体基板３０の表面に親水性の領域を設け、当該領域に保護膜３５を形成する。
図２８〜図３３は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１、第２実施形態で説明したのと同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
まず、図２８に示すように、パシベーション膜２５上と窓２５ａ内とに、親水性薄膜４１としてニッケル層を蒸着法で形成する。
その親水性薄膜４１の膜厚は特に限定されないが、レーザーグルービングで使用するレーザーを透過するのに十分な薄さ、例えば１０nm〜５０nm程度に形成するのが好ましい。
次いで、図２９に示すように、親水性薄膜４１の上にフォトレジストを塗布し、それを露光、現像してレジストパターン４２とする。
続いて、図３０に示すように、レジストパターン４２をマスクにして親水性薄膜４１をウエットエッチングして、スクライブ領域Rsの内側のみに親水性薄膜４１を残す。そのウエットエッチングでのエッチング溶液は特に限定されないが、本実施形態では過酸化物、硝酸、及び硫酸を含むエッチング溶液を使用する。
次に、図３１に示すように、レジストパターン４２とパシベーション膜２５の各々の上に、疎水性薄膜４３としてフッ素系樹脂薄膜をレーザーアブレーション法により１０nm〜５０nm程度の厚さに形成する。フッ素系樹脂薄膜の材料としては、第２実施形態と同様にテフロンを使用し得る。
その後に、図３２に示すように、レジストパターン４２をリフトオフして、レジストパターン４２上の不要な疎水性薄膜４３を除去することにより、半導体基板３０の表面が各薄膜４１、４３で覆われた構造を得る。
これらの薄膜のうち、ニッケルを含む親水性薄膜４１の表面での水の接触角は約６７度であり、テフロンを含む疎水性薄膜４３の表面での水の接触角は約１１０度である。このように、本実施形態では、疎水性の程度が異なる領域を半導体基板３０に形成できる。
続いて、図３３に示すように、第１実施形態の図１２の工程と同様に、不図示のデスペンサーを利用して窓２５ａ内にPVAを塗布し、それを熱硬化させて保護膜３５を形成する。
このとき、上記のように半導体基板３０の表面に疎水性の異なる二つの領域を形成したことで、塗布したPVAは親水性薄膜４１上に留まり、疎水性薄膜４３に濡れ広がらないので、スクライブ領域Rs内にのみ凸レンズ状の保護膜３５を形成することができる。
この後は、第１実施形態と同様にレーザーアブレーションとダイシングとを行うが、その詳細については省略する。
以上説明した本実施形態によれば、スクライブ領域Rs内に親水性薄膜４１を形成し、これ以外の領域では疎水性薄膜４３を形成する。そのため、保護膜３５の材料である液状のPVAは、疎水性薄膜４３よりも疎水性が低い親水性薄膜４１上に留まるようになり、保護膜３５が半導体素子領域Rcに形成されるのを防止できる。
（第４実施形態）
第２、第３実施形態では、疎水性薄膜４３の材料としてテフロン等のフッ素系樹脂を使用した。これに対し、本実施形態では、以下のように陽極酸化を利用して疎水性薄膜４３を形成する。
図３４〜図３７は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図３４〜図３７において、第１〜第３実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
まず、第３実施形態の図２８〜図３０の工程を行った後、図３４に示すように、シリコン基板３０の上側全面に疎水性薄膜４３としてアルミニウム膜を蒸着法により１０nm〜５０nm程度の厚さに形成する。
次いで、図３５に示すように、疎水性薄膜４３の表面を陽極酸化することにより、当該表面を処理前と比較して粗くする。その陽極酸化の条件は特に限定されないが、本実施形態では、硫酸（H2SO4）中で電流密度を１０mA/cm2とする条件で陽極酸化を２時間行う。
陽極酸化により粗化された疎水性薄膜４３の表面は、撥水性に優れたフラクタル構造になることが知られている。これにより、疎水性薄膜４３は、陽極酸化前と比較して、後述の保護膜の材料であるPVAに対する撥水性が高められる。
なお、高い撥水性を確実に得るために、陽極酸化後の疎水性薄膜４３の表面に対して化学的な疎水化処理を行ってもよい。その疎水化処理に際しては、ヘキサデカン、クロロホルム、四塩化炭素の混合溶媒をモレキュラーシーブ３Ａで乾燥したものに、1H,1H,2H,2H-パーフルオロオクチルトリクロロシランを１〜０．５wt%混合した溶液を作成する。そして、この溶液に上記の疎水性薄膜４３を約１２時間浸漬することで、疎水性薄膜４３の表面が化学的に疎水化される。
次に、図３６に示すように、レジストパターン４２をリフトオフすることにより、レジストパターン４２上の不要な疎水性薄膜４３を除去する。
続いて、図３７に示すように、第１実施形態の図１２の工程と同様に、不図示のデスペンサーを利用して窓２５ａ内にPVAを塗布し、それを熱硬化させて凸レンズ状の保護膜３５を形成する。
このとき、半導体素子領域Rcにおける半導体基板３０は、疎水性薄膜４３によってスクライブ領域Rsにおけるよりも疎水性が高められているので、塗布した液状のPVAは親水性薄膜４１上に留まり、半導体素子領域Rcにまで濡れ広がらない、
この後は、第１実施形態と同様にレーザーアブレーションとダイシングとを行うが、その詳細については省略する。
以上説明した本実施形態でも、半導体素子領域Rcにおける半導体基板３０上に疎水性材料膜４８に形成したことで、当該領域Rcにおける疎水性がスクライブ領域Rsにおけるよりも高くなる。これにより、保護膜３５の材料である液状が疎水性材料膜４８に弾かれるため、保護膜３５をスクライブ領域Rsのみに簡単に形成できる。
なお、上記ではスクライブ領域Rs内に親水性薄膜４１を形成したが、多層膜２９の表面の疎水性が十分に低い場合には親水性薄膜４１を除去してもよい。
（第５実施形態）
本実施形態では、以下のようにプラズマ処理によりスクライブ領域Rsにおける半導体基板３０の疎水性を低める。
図３８〜図４１は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１〜第４実施形態で説明したのと同じ要素にはこれらの実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
まず、図３８に示すように、パシベーション膜２５と多層膜２９のそれぞれの上に、レーザーアブレーション法により疎水性薄膜４３としてフッ素系樹脂薄膜を１０nm〜５０nm程度の厚さに形成する。そのフッ素樹脂薄膜の材料としては、第１実施形態と同様にテフロンを使用し得る。
次いで、図３９に示すように、疎水性薄膜４３の上にフォトレジストを塗布し、それを露光、現像してレジストパターン４８を形成する。
その後、レジストパターン４８の窓４８ａを通じて疎水性薄膜４３にプラズマを照射する。これにより、プラズマの照射前と比較して、窓４８ａに露出している部分の疎水性薄膜４３の表面の疎水性が低くなり、当該部分の疎水性薄膜４３が親水性薄膜４１に改質される。
本工程で使用するプラズマは特に限定されない。本実施形態では、酸素プラズマを使用して上記のように疎水性薄膜４３を親水性に改質する。
そして、このようにプラズマ処理を終了した後、図４０に示すように、レジストパターン４８を除去する。
ここまでの工程により、スクライブ領域Rsにおける半導体基板３０の疎水性が半導体素子領域Rcにおけるよりも低められた構造が得られる。
次に、図４１に示すように、第１実施形態の図１２の工程と同様にして不図示のデスペンサーを利用して窓２５ａ内にPVAを塗布し、それを熱硬化させて保護膜３５を形成する。
このとき、上記のようにスクライブ領域Rsに親水性薄膜４１を形成したことで、液状のPVAは親水性薄膜４１上を濡れ広がるものの、親水性薄膜４１よりも疎水性が高い疎水性薄膜４３上にまで濡れ広がらない。その結果、スクライブ領域Rs内の親水性薄膜４１上にのみ保護膜３５を簡単に形成できる。
この後は、第１実施形態と同様にレーザーアブレーションとダイシングとを行うが、その詳細については省略する。
以上説明した本実施形態によれば、プラズマ処理によって疎水性薄膜４３を親水性薄膜４１に改質することで、親水性薄膜４１上にのみ選択的に保護膜３５を形成することが可能となる。
（第６実施形態）
第２〜第５実施形態では、パシベーション膜２５の窓２５ａ内の一部領域にのみ凸レンズ状の保護膜３５を形成した。
これに対し、本実施形態では、図４２の断面図に示すように、窓２５ａ内の全領域に保護膜３５を形成する。
図４３は、この場合の半導体装置の斜視図である。
本実施形態のように保護膜３５を窓２５ａ内の全域に形成したり、第２〜第５実施形態のように窓２５ａ内の一部領域のみに形成したりすることで、保護膜３５の上面の曲率半径を変えて保護膜３５の焦点距離を調節できる。
また、保護膜３５の焦点距離を調節する手法としては、以下のように保護膜３５の厚さを変える方法もある。
図４４は、第１実施形態で形成した保護膜３５の上面の端部３５ｄをパシベーション膜２５の上面よりも低くすることにより、第１実施形態と比較して保護膜３５の厚さを薄くした場合の断面図である。このように保護膜３５の厚さを変えることで、保護膜３５の焦点距離を調節することができる。
また、図４５に示すように、パシベーション膜２５の窓２５ａを完全に埋める厚さに保護膜３５を形成して、パシベーション膜２５の厚さTを変えることによって保護膜３５の焦点距離を調節するようにしてもよい。
図４５の例でパシベーション膜２５の厚さTを２μmとした場合、保護膜３５の屈折率が１．５でその上面の曲率半径が２．５μmのとき、保護膜３５は焦点距離fが約７μmの凸レンズとして機能し、多層膜２９の表面上でのスポット径DSは１μm程度となる。
なお、この場合の焦点距離fは、保護膜３５の屈折率nと曲率半径rとを利用して、f=(n-1)/rで近似できる。また、この計算ではレーザー光Lが平行光であると仮定している。
また、図４５の例では、保護膜３５がパシベーション膜２５上に形成されるのを防止するため、第２実施形態に従って疎水性薄膜４３を形成しているが、パシベーション膜２５の表面の疎水性が十分に高い場合には疎水性薄膜４３を省略してもよい。
（第７実施形態）
本実施形態では、以下のようにしてパシベーション膜２５の窓２５ａの側面をテーパー状に傾斜させる。
図４６〜図５０は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
まず、図４６に示すように、多層膜２９の上にポリイミドの塗膜を形成し、それを熱硬化させてパッシベーション膜２５とする。
次に、図４７に示すように、パシベーション膜２５の上にフォトレジストを塗布する。そして、そのフォトレジストを露光、現像することによりレジストパターン５１を形成する。
続いて、図４８に示すように、レジストパターン５１をマスクに使用しながら、TMAH（水酸化テトラメチルアンモニウム）水溶液等のエッチング液でパシベーション膜２５をウエットエッチングすることにより、スクライブ領域Rsにおけるパシベーション膜２５に窓２５ａを形成する。
その後、図４９に示すように、パシベーション膜２５の材料であるポリイミドが軟化する温度、例えば３００〜４００℃にパシベーション膜２５を加熱する。これにより、窓２５ａの側面がだれてテーパー状に傾斜し、窓２５ａの上側の開口端が下側の開口端よりも広くなる。
続いて、図５０に示すように、不図示のデスペンサーを用いて窓２５ａ内にPVAを塗布し、それを約１５０℃〜１６０℃の温度で熱硬化させて保護膜３５とする。
このとき、上記のように窓２５ａの側面をテーパー状にしたことで、当該側面によってPVAを下側から保持し易くなり、硬化前の液状のPVAの表面形状が安定する。
この後は、第１実施形態と同様にレーザーアブレーションとダイシングとを行うが、その詳細については省略する。
以上説明した本実施形態によれば、パシベーション膜２５の窓２５ａの側面をテーパー状にしたので、その側面によって保護膜３５の材料である液状のPVAが下から保持されるようになり、保護膜３５の上面のレンズ形状が安定する。
（第８実施形態）
本実施形態では、以下のようにしてスクライブ領域Rsに二本の保護膜３５を形成する。
図５１〜図５５は本実施形態に係る半導体装置の製造途中の断面図であり、図５６〜図５９はその平面図である。なお、これらの図において第１実施形態で説明したのと同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
まず、図５１に示すように、パシベーション膜２５の窓２５ａ内に露出する多層膜２９の上に、不図示のデスペンサーを用いて液状のPVAを塗布し、そのPVAを熱硬化させて二本の保護膜３５を形成する。
各保護膜３５の形成順序は特に限定されないが、例えば、PVAを一列に塗布してそれを熱硬化させて一方の保護膜３５を形成した後、残りの保護膜３５を形成するためにPVAを一列に塗布するのが好ましい。このように一方の保護膜３５を熱硬化させた後に他方の保護膜３５を形成することで、二本の保護膜３５同士が混合するのを防止できる。
図５６は、本工程を終了した後の半導体基板３０の平面図であり、先の図５１は図５６のX7−X7線に沿う断面図である。
図５６に示されるように、二本の保護膜３５は、それぞれスクライブ領域Rsの延在方向Dに長い帯状の平面形状を有する。
次に、図５２に示すように、保護膜３５を通じて多層膜２９にレーザー光Lを照射し、多層膜２９に対するレーザーグルービングを開始する。
このとき、各保護膜３５は、第１実施形態と同様にレーザー光Lを集光するレンズとして機能するので、多層膜２９上でのレーザー光Lのスポット径DSが多層膜２９の場所によってばらつくのが抑制される。
なお、レーザー光Lが平行光である場合の各保護膜３５の焦点距離ｆは、第１実施形態で説明したように、保護膜３５の屈折率nと曲率半径rとを利用してf=(n-1)/rで近似できる。例えば、屈折率nが１．５、曲率半径rが２．５μmのとき、各保護膜３５の焦点距離fは５μmとなり、レーザー光Lのスポット径DSは１μm程度となる。
図５７は、本工程でのレーザー光Lの照射位置を示す平面図であって、先の図５２は図５７のX8−X8線に沿う断面図である。
図５７に示すように、レーザー光Lは二本の保護膜３５に個別にパルス状に照射され、一方の列の保護膜３５にレーザー光Lを照射した後に他方の列の保護膜３５にレーザー光Lを照射する。
このようなレーザーグルービングの結果、図５３に示すように、多層膜２９とその下の素子分離絶縁膜２に二本の溝３３が形成される。
ここで、上記のように各保護膜３５のレンズ作用によってレーザー光Lのスポット径のばらつきが抑制されることから、このレーザー光Lによって形成された各溝３３の幅Wtも安定する。
なお、レーザー光Lの集光に利用した水溶性の保護膜３５は、本工程を終了した後に水洗により除去してもよいし、後述のダイシング時に供給される水を利用して除去してもよい。
図５８は、溝３３を形成した後の平面図であって、先の図５３は図５８のX9−X9線に沿う断面図である。
図５８に示すように、二本の溝３３は、スクライブ領域Rsの延在方向Dに互いに並行して形成される。
次いで、図５４に示すように、上記した二本の溝３３の各々に重なるようにシリコン基板１にダイシングブレードDを当て、シリコン基板１を半導体素子３０ａ毎に個片化する。
ここで、上記のように各溝３３の幅Wtのばらつきが抑制されているので、本工程でダイシングブレードDが溝３３の側面において多層膜２９と接触する危険性が低減でき、ダイシングブレードDとの接触が原因の欠けが多層膜２９に発生するのを防止することが可能となる。
図５５は、このように個片化された各半導体素子３０ａの断面図である。また、図５９は各半導体素子３０ａの平面図であり、上記の図５５は図５９のX10−X10線に沿う断面図に相当する。
以上により、本実施形態に係る半導体装置の製造工程の基本工程を終了する。
上記した本実施形態によれば、スクライブ領域Rsに二本の保護膜３５を形成し、その各々にレーザー光Lを照射してレーザーグルービングを行う。これによれば、保護膜３５を一つだけしか形成しない場合と比較して、スクライブ領域Rs内における広い領域の多層膜２９を蒸散させることができ、スクライブ領域Rsの幅が広い品種に対しても保護膜３５によるスポット径Dsのばらつき抑制の効果を得ることができる。
なお、本実施形態は上記に限定されず、図６０のように親水性薄膜４１と疎水性薄膜４３とを形成してもよい。これらの薄膜４１、４３の形成方法は第２〜第５実施形態と同様なので、以下ではその説明を省略する。
また、図６１は、各薄膜４１、４３を形成した場合の本実施形態に係る半導体装置の製造途中の斜視図である。
この場合、二本の保護膜３５の各々が形成される領域に親水性薄膜４１を形成し、これらの保護膜３５の間の領域には疎水性薄膜４３を形成するのが好ましい。このようにすると、二本の保護膜３５の間の疎水性薄膜４３によって各保護膜３５の材料である液状のPVAが弾かれる。そのため、一方の保護膜３５を形成するためにPVAを塗布した後、それを熱硬化することなく他の保護膜３５を形成するためのPVAを塗布し、二本の保護膜３５を同時に熱硬化することができ、作業効率が向上する。
なお、多層膜２９の表面の疎水性が十分に低い場合には、親水性薄膜４１を省き、多層膜２９の上に二本の保護膜３５を直接形成するようにしてもよい。
（第９実施形態）
第１〜第８実施形態では、保護膜３５を形成するために半導体基板３０上にPVAを塗布した。本実施形態では、PVAの塗布に有用な半導体装置の製造方法について説明する。
図６２（ａ）と図６３（ａ）は、本実施形態に係る半導体装置の製造途中の全体平面図である。また、図６２（ｂ）は図６２（ａ）のX11−X11線に沿う断面図であり、図６３（ｂ）は図６３（ａ）のX12−X12線に沿う断面図である。
まず、図６２（ａ）、（ｂ）に示すように、バックグラインドを終了した後の半導体基板３０を用意する。その半導体基板３０の両主面のうち、回路形成面には、バックグラインド時のダメージから半導体基板３０の回路を保護するための保護テープ６３が貼付されている。
そして、ダイシングテープ６０の接着面上に上記の半導体基板３０の裏面を貼付する。なお、そのダイシングテープ６０の周縁には、ハンドリングを良好にするためのステンレス製のウエハリング６１も貼付されている。
次いで、図６３（ａ）、（ｂ）に示すように、半導体基板３０の表面から保護テープ６３を剥離する。
そして、半導体基板３０を内側に含むリング状のダム６２をダイシングテープ６０の接着面に貼付する。ダム６２の材料は特に限定されない。ステンレス等の金属やフッ素樹脂等の樹脂をダム６２の材料として採用し得る。
これ以降の工程について、図６３（ｂ）の領域Aを拡大して説明する。
図６４は、図６３（ｂ）の領域Aを拡大した半導体基板３０の拡大断面図である。
図６４に示すように、ダム６２の高さは、半導体基板３０の厚さよりも高い。また、リング状のダム６２の内径を半導体基板３０の直径と同.じかそれよりも若干大きくし、半導体基板３０の外周側面をダム６２の内壁によって覆うのが好ましい。
そして、この状態でデスペンサー６５を利用してスクライブ領域Rsにおける半導体基板３０にPVAを塗布する。
このようにダム６２を設けることで、本実施形態では、硬化前の液状のPVAがスクライブ領域Rsから溢れ出て半導体基板３０の外周に流れ出るのを防止できる。
この後に、第１実施形態と同じ条件でPVAを熱硬化させ、各スクライブ領域Rsに凸レンズ状の保護膜３５を形成する。
図６５は、一つの保護膜３５とその近傍の拡大断面図である。
図６５に示すように、保護膜３５を形成した後は、第１実施形態と同様にして保護膜３５にレーザー光Lを照射し、多層膜２９に対するレーザーグルービングを行う。
図６６は、レーザー光Lを照射途中の半導体基板３０の拡大平面図である。
図６６に示されるように、レーザー光Lはスクライブ領域Rsの延在方向Dに沿ってスポット状に照射される。
図６７は、レーザー光Lを照射した後の図６６のX13−X13線に沿う断面図である。そして、図６８は、レーザー光Lを照射した後の図６６のY1−Y1線に沿う断面図である。
図６７及び図６８に示すように、レーザー光Lが照射された部分では、保護膜３５とその下の多層膜２９が蒸散し、多層膜２９に溝３３が形成される。
次に、図６９に示すように、ダイシングブレードDを用いて溝３３に沿ってシリコン基板３０をダイシングすることにより、半導体基板３０を半導体素子３０ａ毎に個片化する。このとき、個片化された半導体素子３０ａはダイシングテープ６０上に固着された状態となるので、各半導体素子３０ａが散らばるのを防止できる。
以上により、本実施形態の基本工程を終了する。
上記した本実施形態によれば、図６４を参照して説明したように、半導体基板３０の外周側面にダム６２を設けたので、デスペンサー６５から塗布された液状のPVAが半導体基板３０の外周側面に流れ出るのを抑制できる。
（第１０実施形態）
第１〜第９実施形態では、PVAを硬化させて保護膜３５とした。
これに対し、本実施形態では、未硬化のPVAを保護膜３５として利用する。
図７０（ａ）は本実施形態に係る半導体装置の製造途中の全体平面図である。また、図７０（ｂ）は図７０（ａ）のX14−X14線に沿う断面図である。なお、図７０（ａ）、（ｂ）において、第９実施形態で説明したのと同じ要素には第９実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
本実施形態では、図７０（ａ）、（ｂ）に示すように、リング状のダム６２の内径を半導体基板３０の直径よりも大きくすることにより、ダム６２ａの内壁と半導体基板３０の外周側面との間に隙間Sを設ける。
図７１は、半導体基板３０の外周付近の拡大平面図である。
上記した隙間Sには保護膜３５の材料である液状のPVAが充填され、その隙間Sに連通する各スクライブ領域RsにPVAが流入する。
図７２（ａ）は図７１のX15−X15線に沿う断面図であり、図７２（ｂ）は図７１のX16−X16線に沿う断面図である。
図７２（ａ）に示すように、保護膜３５の材料となるPVAの塗布にはデスペンサー６５が使用され、液状の保護膜３５の上面は表面張力によって凸レンズ状の形状となる。
また、図７２（ｂ）に示すように、スクライブ領域Rsにおいてパシベーション膜２５がない領域には、多層膜２９の上面に保護膜３５が形成される。
本実施形態では、液状の保護膜３５を熱硬化させることなく、次のようにレーザーアブレーションを行う。
図７３は、レーザーアブレーションの途中における半導体基板３０の周縁部の拡大平面図である。
レーザーアブレーションに際しては、図７３に示すように、スクライブ領域Rsの延在方向Dに沿ってポット状にレーザー光Lを照射し、レーザー光Lの熱によって多層膜２９を蒸散させる。
図７４は、図７３のX17−X17線に沿う断面図である。
図７４に示すように、レーザー光Lが照射された部分Pでは、多層膜２９は除去されて溝３３が形成され、当該溝３３に液状の保護膜３５が流入する。
このとき、シリコン基板１の外周側面とダム６２の内壁との間のスペースSが保護膜３５の液溜めとして機能するので、これからレーザー光Lが照射される部分のスクライブ領域RsにスペースSから液状の保護膜３５が供給される。
その結果、多層膜２９上における保護膜３５の凸レンズ形状が維持され、これからレーザー光Lが照射される部分の保護膜３５の集光作用が場所により変動するのを防止できる。
図７５は、レーザーアブレーションを終了した後における図７１のX15−X15線に沿う断面図である。
図７５に示すように、レーザーアブレーションを終了した後でも溝３３内に保護膜３５が溜まっており、保護膜３５の上面は凸レンズ形状となっている。
この後は、第９実施形態と同様にしてダイシングを行うが、以下ではその説明を省略する。
以上により、本実施形態に係る半導体装置の製造工程の基本工程を終了する。
上記した本実施形態によれば、図７４に示したように、隙間Sを保護膜３５の液溜めとして利用するので、スクライブ領域Rsにおける多層膜２９上に保護膜３５の材料であるPVAを常に供給することができ、保護膜３５の凸レンズ形状を維持できる。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 複数の半導体素子領域が形成された半導体基板のスクライブ領域の多層膜上に、中央部の厚さが端面より厚く、帯状で、レーザー光を透過する部材からなる保護膜を形成する工程と、
前記保護膜にレーザー光を照射して、前記スクライブ領域の前記多層膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記２） 前記スクライブ領域の前記多層膜上に２本の並行する前記帯状の保護膜を形成し、前記２本の保護膜のそれぞれにレーザー光を照射して、前記スクライブ領域上の多層膜を除去する工程、
を含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記保護膜にレーザー光を照射して、前記スクライブ領域上の多層膜を除去する工程において、
前記レーザー光を、前記保護膜の延在する方向に沿って所定の間隔をもってスポット状に照射する
ことを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４） さらに、前記スクライブ領域をダイシングブレードで切断し、前記半導体基板を前記半導体素子に個片化する工程と
を含むことを特徴とする付記１乃至３のいずれかに記載の半導体装置の製造方法。
（付記５） 前記保護膜を形成する工程において、
前記保護膜は、前記スクライブ領域にデスペンサーを用いて前記部材を塗布することにより形成される
ことを特徴とする付記１乃至４のいずれかに記載の半導体装置の製造方法。
（付記６）前記部材を塗布するときに、前記半導体基板の厚さよりも高いダムにより、前記半導体基板の外周側面を覆うことを特徴とする付記５に記載の半導体装置の製造方法。
（付記７） 前記保護膜を形成する工程において、
前記半導体基板の側方にダム設け、該ダムと前記半導体基板の外周側面との間に前記部材を溜めて、該部材を前記スクライブ領域に流通させて前記保護膜を形成する
ことを特徴とする付記１乃至４のいずれかに記載の半導体装置の製造方法。
（付記８） 前記保護膜を形成する工程の前に、前記スクライブ領域を除く領域にフッ素系コーティング処理又は表面を粗くする処理を施す工程と、
を含むことを特徴とする付記５に記載の半導体装置の製造方法。
（付記９） 前記保護膜を形成する工程の前に、前記スクラブ領域に、前記フッ素系コーティングよりも疎水性が低い膜を形成する工程と、
を含むことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０） 前記保護膜を形成する工程の前に、前記スクライブ領域を除く領域にアルミニウム膜を形成し、該アルミニウム膜の表面を陽極酸化する工程と、
を含むことを特徴とする付記５に記載の半導体装置の製造方法。
（付記１１） 前記保護膜を形成する工程の前に、前記スクライブ領域に選択的にプラズマを照射し、該プラズマの照射前と比較して前記スクライブ領域の疎水性を低くすることを特徴とする付記５に記載の半導体装置の製造方法。
（付記１２） 前記保護膜を形成する工程の前に、前記スクライブ領域に窓を供えたパシベーション膜を形成する工程と、
前記パシベーション膜を加熱して軟化させることにより、前記窓の側面をだれさせて傾斜させる工程とを有し、
前記保護膜を形成する工程において、該保護膜の液体材料を前記窓内に塗布することを特徴とする付記５に記載の半導体装置の製造方法。
（付記１３） 複数の半導体素子領域が形成され、スクライブ領域の多層膜上に、中央部の厚さが端面より厚く、帯状で、レーザー光を透過する部材からなる保護膜が形成されていることを特徴とする半導体基板。
（付記１４） 前記スクライブ領域の前記多層膜上に、２本の並行する前記帯状の保護膜が形成されていることを特徴とする付記１３記載の半導体基板。
（付記１５） 前記多層膜は、低誘電率絶縁膜を含むことを特徴とする付記１３記載の半導体基板。
（付記１６） 前記保護膜は、ＰＶＡ（ポリビニルアルコール）であることを特徴とする付記１３乃至１５のいずれかに記載の半導体基板。
（付記１７） 前記半導体素子領域にフッ素系コーティングが施されていることを特徴とする付記１６に記載の半導体基板。
（付記１８） 前記半導体素子領域に、表面に陽極酸化が施されたアルミニウム膜が形成されたことを特徴とする付記１６に記載の半導体基板。
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６…n型ソースドレイン領域、１１…第１の層間絶縁膜、１２…第１の導電性プラグ、１３…第１の金属配線、１４…第２の層間絶縁膜、１５…第２の導電性プラグ、１７…第２の金属配線、１８…第３の層間絶縁膜、１９…第３の導電性プラグ、２０…第３の金属配線、２１…第４の層間絶縁膜、２５…パシベーション膜、２５ａ…窓、２９…多層膜、３０…半導体基板、３０ａ…半導体素子、３３…溝、３５…保護膜、３５ｃ…中央部、３５ｄ…端部、３５ｅ…端面、４１…親水性薄膜、４２…レジストパターン、４３…疎水性薄膜、５１…レジストパターン、６０…ダイシングテープ、６１…ウエハリング、６２…ダム、６３…保護テープ、６５…デスペンサー、TR…トランジスタ、D…ダイシングブレード。

Claims (12)

  1. 複数の半導体素子領域が形成された半導体基板のスクライブ領域の多層膜上に、中央部の厚さが端面より厚く、帯状で、レーザー光を透過する部材からなる２本の並行する保護膜を形成する工程と、
    前記２本の保護膜のそれぞれにレーザー光を照射して、前記スクライブ領域の前記多層膜を除去する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記保護膜にレーザー光を照射して、前記スクライブ領域上の多層膜を除去する工程において、
    前記レーザー光を、前記保護膜の延在する方向に沿って所定の間隔をもってスポット状に照射する
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. さらに、前記スクライブ領域をダイシングブレードで切断し、前記半導体基板を半導体素子に個片化する工程と
    を含むことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
  4. 前記保護膜を形成する工程において、
    前記保護膜は、前記スクライブ領域にデスペンサーを用いて前記部材を塗布することにより形成される
    ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記保護膜を形成する工程の前に、前記スクライブ領域を除く領域にフッ素系コーティング処理又は表面を粗くする処理を施す工程と、
    を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 複数の半導体素子領域が形成され、スクライブ領域の多層膜上に、中央部の厚さが端面より厚く、帯状で、レーザー光を透過する部材からなる２本の並行する保護膜が形成されていることを特徴とする半導体基板。
  7. 前記多層膜は、低誘電率絶縁膜を含むことを特徴とする請求項６に記載の半導体基板。
  8. 前記保護膜は、ＰＶＡ（ポリビニルアルコール）であることを特徴とする請求項６又は請求項７に記載の半導体基板。
  9. 半導体基板の半導体素子領域の多層膜上方に疎水性膜を形成する工程と、
    前記疎水性膜を形成した後、前記半導体基板のスクライブ領域の多層膜上方に、中央部の厚さが端面より厚く、帯状で、レーザー光を透過する部材からなる保護膜を形成する工程と、
    前記保護膜にレーザー光を照射して、前記スクライブ領域の前記多層膜を除去する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 前記保護膜を形成する前に、前記スクライブ領域の多層膜上に親水性膜を形成する工程と
    を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 半導体素子領域の多層膜上方に疎水性膜が形成され、スクライブ領域の多層膜上方に、中央部の厚さが端面より厚く、帯状で、レーザー光を透過する部材からなる保護膜が形成されていることを特徴とする半導体基板。
  12. 前記スクライブ領域の多層膜上と前記保護膜との間に親水性膜が形成されていることを特徴とする請求項１１に記載の半導体基板。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013161998A (ja) * 2012-02-07 2013-08-19 Disco Abrasive Syst Ltd 切削方法
JP5970209B2 (ja) * 2012-03-13 2016-08-17 Ｔｏｗａ株式会社 積層基板の切断方法および電子部品の製造方法
US8748307B2 (en) * 2012-08-31 2014-06-10 Infineon Technologies Ag Use of a protection layer to protect a passivation while etching a wafer
US9040389B2 (en) 2012-10-09 2015-05-26 Infineon Technologies Ag Singulation processes
US10011916B2 (en) 2012-10-19 2018-07-03 Ut-Battelle, Llc Superhydrophobic anodized metals and method of making same
US9165832B1 (en) * 2014-06-30 2015-10-20 Applied Materials, Inc. Method of die singulation using laser ablation and induction of internal defects with a laser
JP6358240B2 (ja) * 2015-11-19 2018-07-18 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
US10720360B2 (en) * 2016-07-29 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die singulation and structures formed thereby
JP2018056178A (ja) * 2016-09-26 2018-04-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP6887722B2 (ja) * 2016-10-25 2021-06-16 株式会社ディスコ ウェーハの加工方法及び切削装置
DE102017123846B4 (de) * 2017-10-13 2020-03-12 Infineon Technologies Austria Ag Leistungshalbleiter-Die und Halbleiterwafer umfassend einen Oxid-Peeling Stopper und Verfahren zum Verarbeiten eines Halbleiterwafers
JP7054813B2 (ja) * 2018-03-08 2022-04-15 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP7109862B2 (ja) * 2018-07-10 2022-08-01 株式会社ディスコ 半導体ウェーハの加工方法
KR102378837B1 (ko) * 2018-08-24 2022-03-24 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07169807A (ja) * 1993-12-16 1995-07-04 Nippondenso Co Ltd 半導体ウェハ
JP3376181B2 (ja) 1995-08-25 2003-02-10 住友重機械工業株式会社 Ｔｆｅ系ポリマーの薄膜作製方法
US5817569A (en) * 1997-05-08 1998-10-06 Texas Instruments Incorporated Method of reducing wafer particles after partial saw
JP2002217258A (ja) * 2001-01-22 2002-08-02 Hitachi Ltd 半導体装置およびその測定方法、ならびに半導体装置の製造方法
US7452454B2 (en) * 2001-10-02 2008-11-18 Henkel Kgaa Anodized coating over aluminum and aluminum alloy coated substrates
US6793759B2 (en) * 2001-10-09 2004-09-21 Dow Corning Corporation Method for creating adhesion during fabrication of electronic devices
JP2004188475A (ja) 2002-12-13 2004-07-08 Disco Abrasive Syst Ltd レーザー加工方法
JP3825753B2 (ja) 2003-01-14 2006-09-27 株式会社東芝 半導体装置の製造方法
JP2005101181A (ja) 2003-09-24 2005-04-14 Matsushita Electric Ind Co Ltd 半導体装置のおよびその製造方法
US7265032B2 (en) * 2003-09-30 2007-09-04 Intel Corporation Protective layer during scribing
JP2005116844A (ja) 2003-10-09 2005-04-28 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP4890746B2 (ja) * 2004-06-14 2012-03-07 株式会社ディスコ ウエーハの加工方法
JP4571850B2 (ja) 2004-11-12 2010-10-27 東京応化工業株式会社 レーザーダイシング用保護膜剤及び該保護膜剤を用いたウエーハの加工方法
JP4816406B2 (ja) * 2005-11-16 2011-11-16 株式会社デンソー ウェハの加工方法
US7838331B2 (en) 2005-11-16 2010-11-23 Denso Corporation Method for dicing semiconductor substrate
JP2007287780A (ja) * 2006-04-13 2007-11-01 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2007287770A (ja) * 2006-04-13 2007-11-01 Matsushita Electric Ind Co Ltd 半導体集積回路
US8067258B2 (en) * 2006-06-05 2011-11-29 Applied Microstructures, Inc. Protective thin films for use during fabrication of semiconductors, MEMS, and microstructures
CN101641776B (zh) * 2007-03-30 2011-11-16 富士通半导体股份有限公司 半导体器件
JP2009021476A (ja) 2007-07-13 2009-01-29 Disco Abrasive Syst Ltd ウエーハの分割方法
US8587124B2 (en) * 2007-09-21 2013-11-19 Teramikros, Inc. Semiconductor device having low dielectric insulating film and manufacturing method of the same
CN101910873B (zh) * 2007-11-19 2012-11-07 3M创新有限公司 具有凹面或凸面的制品及其制造方法
JP4342598B2 (ja) 2008-08-22 2009-10-14 富士通株式会社 ヘッドスライダとこれを用いたディスク装置、及びヘッドスライダの撥水処理方法
JP5442308B2 (ja) * 2009-04-22 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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