JP3103013B2 - 集積試験回路付マルチチップ・モジュールおよびその製造方法 - Google Patents

集積試験回路付マルチチップ・モジュールおよびその製造方法

Info

Publication number
JP3103013B2
JP3103013B2 JP07183699A JP18369995A JP3103013B2 JP 3103013 B2 JP3103013 B2 JP 3103013B2 JP 07183699 A JP07183699 A JP 07183699A JP 18369995 A JP18369995 A JP 18369995A JP 3103013 B2 JP3103013 B2 JP 3103013B2
Authority
JP
Japan
Prior art keywords
chip
integrated circuit
input
multiplexer
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP07183699A
Other languages
English (en)
Other versions
JPH0868832A (ja
Inventor
エドワード・ジョン・スポール
トーマス・マーティン・ストーレイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH0868832A publication Critical patent/JPH0868832A/ja
Application granted granted Critical
Publication of JP3103013B2 publication Critical patent/JP3103013B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般には、マル
チチップ・モジュールの試験に関し、特に、その集積回
路チップの試験、および集積回路チップを電気的に結合
する相互接続配線の試験を容易にする集積試験回路を有
するマルチチップ・モジュールに関するものである。
【０００２】
【従来の技術】マルチチップ・モジュール（ＭＣＭ）で
興味のある最近の動向は、最小のサイズ／重量／電力要
件およびリーズナブルなコストで高速演算を実現すると
いう、コンピュータ産業の容赦ない追求が拡大している
ことである。このようなモジュールは、すでに高密度集
積されたチップが近接した間隔で配置され、広いデータ
・バス（高入力／出力（Ｉ／Ｏ）を有する）を介して相
互作用をすることを可能にする。これにより、デバイス
の性能が劇的に改善される。
【０００３】これらのすべての利点に対し、ＭＣＭは試
験に関し重要な問題を有している。多くのＭＣＭは、百
万個以上のトランジスタを含むことができ、各トランジ
スタは試験されなければならない。悪いことには、カー
ド／ボード・レベルで従来使用されている試験方法（チ
ップ・リードが直接にプローブで調べられる）は、ＭＣ
Ｍには適用できない。これは、試験が不完全な製品を出
荷すること、または過剰な試験コストを必要とすること
を意味する。
【０００４】すでに、試験コストは全製品コストのかな
りの部分、おそらく５０％といったような高い割合いを
占めている。試験コストは、試験の開発に関連するコス
トと、製造された製品を繰り返し試験するコストとから
なる。有効な試験を開発する労力を少なくすることによ
って、この費用を軽減する他の方法は、実際には最終的
に製品コストを上昇させる。なぜならば、欠陥のある電
気的要素が見のがされて検出されず、ボード，ユニット
またはシステムの試験によって、最悪の場合には現場で
取り除かれなければならないからである。一般に、パッ
ケージングのレベルが高くなればなるほど、検査および
修理のコストは高くなる。専門家は、このコストは、パ
ッケージングの各レベルに対し、１０倍も増大すると見
積っている。これは古い見積り方法であり、このこと
は、ユニットまたはシステムのレベルで欠陥ＭＣＭを検
出することは、ＭＣＭ製造中に欠陥製品を検出すること
よりも、１０倍または１００倍も高価であることを意味
している。したがって、ＭＣＭ試験を促進することが、
マルチチップ・モジュール製造メーカの収益性にとって
重要であると考えられる。
【０００５】ＭＣＭの試験は、半導体コンピュータ産業
の多様化への傾向によってさらに複雑になる。特に同一
の会社によって集積回路チップおよびＭＣＭが設計され
試験されている従来のＭＣＭ製造工場とは対照的に、Ｍ
ＣＭ製造工場は、今日、試験されたチップ（“ダイ”）
が供給され、これらダイをＭＣＭ基板に実装するだけの
作業を行っている。このような状況下では、ＭＣＭ製造
工場は、供給されたダイの内部回路の詳細を、入手する
ことはできない。したがって、大きなジレンマが、多く
の場合、製造試験に存在している。
【０００６】約百万個のトランジスタのうちのいずれか
１個であっても欠陥の可能性があることに加えて、ＭＣ
Ｍ実装プロセスは、１００％の有効性を保証できないの
で、試験により検証されなければならない。出荷された
百万個あたりの欠陥パッケージの個数で測って、今日の
顧客は、極めて高い品質レベルを要求するから、試験は
厳格でなければならない。このような高品質試験は、チ
ップおよびＭＣＭの両方が同じ工場で設計されている場
合には、難しくはないが、設計および試験パターンを所
有しているとみなされる半導体工場によって、チップが
設計され製造される場合には、かなり問題となる。
【０００７】現在、ＭＣＭを試験する問題を解決する２
つの主な手法が用いられている。第１の手法では、ＭＣ
Ｍ基板の上面に金属パッドを配置して、各チップ・サイ
トを取り囲む。キャリア基板内の配線は、これらパッド
と基板上に実装された各集積回路チップのＩ／Ｏとの間
に、電気的接続を与える。この技術は、パッケージング
のカードおよびボードのレベルで用いられるイン・サー
キット試験（ｉｎ−ｃｉｒｃｕｉｔ−ｔｅｓｔｉｎｇ）
に類似しており、ウエハ製造の際に行われる試験を、パ
ッケージングのＭＣＭレベルで再び行うことを可能にす
る。残念ながら、この手法にはいくつかの欠点がある。
【０００８】まず第１に、ＭＣＭ基板の上面のパッドに
スペースを設けなければならず、これがＭＣＭの全サイ
ズをかなり増大させる。このことは、パッケージによっ
て占められる領域に影響を与えるだけでなく、ＭＣＭの
チップ間の距離を増大させる。これにより、ＭＣＭの性
能が低下する。明らかなように、狭いチップ間隔は、Ｍ
ＣＭにとっては、大きな目標／利益である。第２に、実
装されたチップの信頼性のあるプロービング（ｐｒｏｂ
ｉｎｇ）、および試験中に発生される熱の冷却は、かな
り難しいので、このような試験を行う装置は、数百万ド
ルもする。最後に、ＭＣＭ製造レベルでの欠陥の大部分
は、このプロービング技術を用いて試験することのでき
ない、不作動の基板相互接続回路を含んでいる。
【０００９】ＭＣＭ試験に対する第２の手法は、各集積
回路を変更して、前述したチップ分離プロービングの論
理的等価物を与えることである。この手法の最も一般的
な例は、ＩＥＥＥ標準１１４９．１（例えば、Ｍａｕｎ
ｄｅｒらの“Ｔｈｅ Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒ
ｔ ａｎｄ Ｂｏｕｎｄａｒｙ−Ｓｃａｎ Ａｒｃｈｉ
ｔｅｃｔｕｒｅ、”ＩＥＥＥ Ｃｏｍｐｕｔｅｒ Ｓｏ
ｃｉｅｔｙ ｏｆ Ｐｒｅｓｓ Ｔｕｔｏｒｉａｌ，ｃ
ｈ．４，ｐｐ．３３−４９（１９９０）を参照）に記述
されている。バウンダリ・スキャン（ｂｏｕｎｄａｒｙ
−ｓｃａｎ）と呼ばれるこの標準では、各集積回路チッ
プのＩ／Ｏにラッチが設けられ、データをチップ入力ラ
ッチにシフトすることによって独立に試験され、チップ
をクロックし、チップ出力ラッチからのデータをシフト
して、チップを伝搬した状態を決定する。プロービング
方法とは対照的に、所定のチップの出力のラッチにデー
タをシフトし、適切な電気的連続性がチップ間に存在す
ることを保証するようにチップを駆動することによって
信号が供給されたチップの出力ラッチの内容をシフトア
ウトすることによって、基板相互接続を試験することが
できる。
【００１０】
【発明が解決しようとする課題】バウンダリ・スキャン
は、集積回路チップが試験を含むように設計されたＭＣ
Ｍ試験問題に対する有効な解決手段である。しかし、今
日の集積回路チップの多くは、標準に合っていない。と
いうのは、チップは、ＭＣＭ応用に企図されていない
し、あるいはＩＥＥＥ標準の導入前に設計されたからで
ある。したがって、この発明は、バウンダリ・スキャン
標準に合わない集積回路チップで構成されたＭＣＭの広
いクラスを扱っている。
【００１１】この発明の目的は、集積回路チップの試
験、および集積回路チップを電気的に結合する相互接続
配線の試験を容易にする集積試験回路を有するマルチチ
ップ・モジュールを提供することにある。
【００１２】
【課題を解決するための手段】この発明は、介在基板を
有し、この介在基板上に、複数の集積回路チップが設け
られ、電気的に接続された、マルチチップ・モジュール
を備えている。介在基板内には、複数の集積回路チップ
のうちの少なくともいくつかに電気的に接続される半導
体論理回路が設けられている。この半導体論理回路は、
モジュールの製造に続く、マルチチップ・モジュールの
試験を容易にする。実施例では、論理回路は、マルチプ
レクサ（ＭＵＸ）ラッチまたはシフトレジスタ・ラッチ
のような、ラッチのスキャン列を有している。
【００１３】他の態様では、この発明は、内部に設けら
れた試験回路を有する半導体基板を形成するステップ
と、前記半導体基板上に相互接続配線を形成し、前記相
互接続配線は、前記半導体基板内に設けられた前記試験
回路と電気的に接続するステップと、前記相互接続配線
上に複数の集積回路チップを設け、前記相互接続配線
は、前記複数の集積回路チップを電気的に相互接続し、
前記複数の集積回路チップのうちの少なくともいくつか
の集積回路チップに前記試験回路を電気的に接続するス
テップを含むマルチチップ・モジュールの製造方法であ
る。試験回路は、複数の集積回路チップの試験を容易に
する。
【００１４】この発明は、マルチチップ・モジュールの
集積回路チップのＭＣＭ製造レベルでの試験、および集
積回路チップ間の相互接続配線の試験のためのＭＣＭの
介在基板内に設けられた試験回路を提供する。ＭＣＭの
機能性および性能に強い影響を与えることなしに、試験
の容易化が実現される。さらに、この発明による試験を
実施するのに、チップ設計に対する変更は不要である。
介在基板内に設けられているが、アクティブ試験回路は
最小化される。この発明のＭＣＭチップ試験は、パッケ
ージングのチップ・レベルで用いられる既存の試験手法
を効果的に取り入れている。
【００１５】介在基板に回路を付加することによって、
上側からチップに実際にコンタクトするための追加のコ
ストなしに、あたかもプローブパッドが利用できたよう
に各集積回路チップを独立に試験することが可能であ
る。さらに、介在基板回路は、相互接続回路の１００％
の試験を可能にする。試験の容易化のために再設計を行
うこととは対照的に、ここに開示した手法は、集積回路
チップ設計には基本的にトランスペアレントであり、い
くつかの実施例におけるその唯一の影響は、単一マルチ
プレクサの信号伝搬遅延である。
【００１６】
【発明の実施の形態】この発明は、広い意味では、ＭＣ
Ｍキャリア技術の１つ、すなわちシリコン・オン・シリ
コンのパワフルな面を利用している。この技術では、Ｍ
ＣＭ基板相互接続およびチップ・ボンディングが、シリ
コン相互接続ウエハによって与えられる。ここでは“介
在基板（ｉｎｔｅｒｐｏｓｅｒ ｓｕｂｓｔｒａｔ
ｅ）”と呼ばれる、この相互接続ウェハを、半導体の製
造に利用される同じ製造設備を用いて製造することがで
きる。実際に、同じ製造ラインで、半導体集積回路チッ
プとシリコン介在基板とを同時に製造することができ
る。
【００１７】ここに説明するように、ＭＣＭの実装集積
回路チップの試験を可能ならしめるための方法およびマ
ルチチップ・モジュール（ＭＣＭ）構造が提供される。
特に、シリコン介在基板構造は、介在基板自体の中に配
置された制限された数のアクティブ回路（トランジス
タ）を含むように、ここでは変更されている。これらア
クティブ回路は、（ａ）実装された各集積回路チップ、
（ｂ）介在基板のチップ相互接続配線、（ｃ）本来的
に、アクティブ回路自体を、試験する手段を与えるよう
に、構成されている。
【００１８】図１は、一実施例であるマルチチップ・モ
ジュール（ＭＣＭ）１０を示す。複数の集積回路フリッ
プ・チップ１２が、介在基板１４上にフェースダウンで
配置されている。この実施例では、介在基板１４は支持
キャリア１６内の空胴内に設けられている。ワイヤ・ボ
ンド相互接続部１８は、介在基板１４の部分を有する相
互接続配線の複数層を介して、集積回路チップ１２の入
力／出力（Ｉ／Ｏ）に電気的に結合されている。同様
に、キャリア１６内の相互接続配線は、マルチチップ・
モジュールの周辺部に配置されたＩ／Ｏリード２０に、
ワイヤ・ボンド相互接続部１８を結合している。一実施
例において多層セラミック（ＭＬＣ）キャリアを有する
キャリア１６は、封止リング２２を有している。このリ
ングは、カバー２４を固定して、複数の集積回路チップ
１２を、マルチチップ・モジュール内に密閉することが
できる。図１からわかるように、集積回路チップＩ／Ｏ
の大半は、ＭＣＭパッケージ・ピン２０から直接に観測
／制御可能ではない。したがって、パッケージ集積回路
チップがＭＣＭ製造レベルで十分に試験されることを可
能にする方法およびＭＣＭ構造が必要になる。
【００１９】現在のシリコン・オン・シリコンＭＣＭ製
造技術は、複数レベルの配線３２を設けるための基礎と
して、シリコン介在基板３０（図２）を用いている。配
線３２は、介在基板上に最終的に実装された集積回路チ
ップに対し、およびパッケージＩ／Ｏに対し、電気的相
互接続網を共に形成する。例えば酸化シリコンまたは窒
化シリコンよりなる分離層３４は、シリコン介在基板
を、シリコン介在基板上に設けられた複数レベルの相互
接続配線３２から分離する。次に、複数レベルの配線３
２は、連続的に設けられ、例えばポリイミドで絶縁され
る。代表的には、相互接続配線３２の複数層は、ＶＤＤ
（電源）プレーン，グラウンド・プレーン，これらの間
に設けられた複数の信号プレーンを有している。ボンデ
ィング・パッド３６と、はんだバンプ・コネクト３８と
を、所定の位置に設ける。集積回路チップを、予め構成
されたはんだバンプのアレイを介して介在基板へ電気的
に接続する。
【００２０】本発明によれば、介在基板の製造中に追加
の処理工程を採用して、相互接続配線３２を形成する前
に、シリコン・ウェハ中に埋込みアクティブ半導体回路
（トランジスタを用いた）を付加する。この手法による
相補形金属酸化物半導体（ＣＭＯＳ）の作製において
は、Ｎチャネル金属酸化物半導体（ＮＭＯＳ）デバイス
およびＰチャネル金属酸化物半導体（ＰＭＯＳ）デバイ
スが、ドーズ注入，ポリシリコン堆積，エッチング，ホ
トリソグラフィなどの標準半導体プロセスによって作製
される。第１の例を図３に示す。図３には、アクティブ
回路層４２が、シリコン介在基板４０内に形成されるよ
うに示されている。分離層３４は、相互接続配線３２の
複数層を、シリコン介在基板より分離する。
【００２１】この製造手法は、付加的な製造プロセス工
程を最少にするが、これはＭＣＭ相互接続に利用できる
配線領域を低減する。第２の例として、アクティブ回路
層のトランジスタ間の局部的相互接続は、相互接続配線
３２の複数層のＶＤＤプレーンの下側に設けられた追加
レベルの金属によって与えることができる。すべての電
力ブッシュ（すなわち、相互接続回路の約半分）は、既
設の広い電力配線プレーンに接触させることによって、
与えられるため、このような配線は最小化される。埋込
み回路へクロックおよびスキャン・アクセスを与えるた
めに用いられるような大域配線は、標準（すなわち、高
次の）配線プレーンによって与えることができる。
【００２２】介在基板内に埋込まれた回路の形態は、相
互接続網の特性に基づいて、個別化されなければならな
い。例えば、図４において、チップＡおよびチップＢが
上に設けられている介在基板５０内に埋込まれたインタ
フェース・ロジック５２（この発明によれば）によっ
て、チップＡがチップＢを駆動するものと仮定する。イ
ンタフェース・ロジック５２は、破線で示してあるが、
これは回路が介在基板内にあり、一方、この実施例では
チップＡおよびＢは基板上にあるからである。この発明
によるインタフェース・ロジック５２の１つの例を、図
５に示す。
【００２３】図示のように、各チップ対チップ相互接続
網は、マルチプレクサ（ＭＵＸ）ラッチ、例えばチップ
間に電気的に配置されたＭＵＸラッチ６０または６２に
信号を送る。これらのＭＵＸラッチ６０，６２は、互い
に接続され、スキャン列またはシフトレジスタ列を形成
する。これらスキャン列またはシフトレジスタ列内で
は、データは並列にラッチされ、１つのＭＵＸラッチか
ら次のラッチへのスキャン・パスに沿って直列にシフト
アウトされる。ラッチの制御は、“ＳＥＬＥＣＴ”信号
および“ＣＬＯＣＫ”信号によって与えられる。これら
両信号は、ＭＵＸラッチ６０，６２などへ供給される。
図６において、ＭＵＸラッチ６０の１つの例は、２個の
エッジトリガ・フリップフロップ７０，７２を、２個の
マルチプレクサ７４，７６と共に有している。動作の状
態に応じて、“ＳＥＬＥＣＴ”信号は、ＭＣＭ内の１つ
のチップから次のチップへの情報の供給を制御する。通
常動作時には、すべてのＭＵＸラッチへの“ＳＥＬＥＣ
Ｔ”入力は、次のように設定される。すなわち、ＭＵＸ
７４が送信チップからの信号を選択して、受信チップに
直接に信号を供給して、マルチチップ・モジュールの機
能性に影響を与えないようにする。
【００２４】しかし、試験モードでは、ＭＵＸラッチは
図６において受信チップの入力を制御する、制御ポート
および図６において送信チップの出力を観測する観測ポ
ートの両方として機能するので、マルチチップ・モジュ
ール内の各集積回路チップに対してそれぞれ試験を行う
ことができる。ある集積回路チップに対する刺激は、
“ＳＥＬＥＣＴ”ラインを試験モードに設定し、“ＣＬ
ＯＣＫ”信号をパルス駆動して所望の状態をシフトレジ
スタにスキャン入力することによって、作成することが
できる。次に、試験中のチップに対するシステム・クロ
ックを、試験の結果がチップ出力に現れるまで、繰り返
し供給する。“ＳＥＬＥＣＴ”ラインがシステム・モー
ドに切り換えられて、“ＣＬＯＣＫ”信号が一度供給さ
れる。これにより、データをチップ出力からＭＵＸラッ
チ６０へ駆動する。次に、“ＳＥＬＥＣＴ”ラインを試
験モードに戻し、“ＣＬＯＣＫ”信号を再び繰り返し、
スキャン列からのデータをシフトすることによって、試
験結果の状態を決定することができる。
【００２５】当業者であれば、図６から、設けられてい
るインタフェース・ロジックは、試験可観測性および試
験可制御性を依然として与えながら、介在基板内に埋込
まれる回路の量を最小にするように設計されていること
がわかるであろう。これは、基板内に設けられる回路が
多くなればなるほど、製造中に発生する欠陥の機会が多
くなる。これは、製造プロセスの関連コストを増大させ
る。
【００２６】介在基板のラッチ回路（この発明による）
のレベル・センシティブ・スキャン設計（ＬＳＳＤ）遵
守バージョンを、図７に示す。８０で示すこの回路は、
ＬＳＳＤ遵守シフトレジスタ・ラッチ（ＳＲＬ）８２を
用いている。システム動作中、“ＳＥＬＥＣＴ”入力は
次のように設定される。すなわち、マルチプレクサ（Ｍ
ＵＸ）８４が、送信チップからの信号を選択して、受信
チップに信号を直接供給し、機能性に影響を与えないよ
うにする。
【００２７】しかし、試験モードでは、ＳＲＬ８２は制
御ポートおよび観測ポートの両方として機能する。その
結果、ＭＣＭの集積回路チップに対し試験を個々に行う
ことができる。あるチップに対する刺激は、‘Ａ’“Ｃ
ＬＯＣＫ”および‘Ｂ’“ＣＬＯＣＫ”を連続的に供給
して、所望の状態をシフトレジスタ列にスキャンするこ
とによって、作成される。クロック‘Ａ’および‘Ｂ’
は、データを１つのＳＲＬから次のＳＲＬに移動する。
試験中のチップへのシステム・クロックは、試験結果が
チップ出力に現れるまで、繰り返される。次に、セレク
ト・ラインがシステム・モードに切り換えられ、‘Ｃ’
クロックが、一度発生される。これは、データをチップ
からＳＲＬへ駆動する。次に、シフト‘Ａ’および
‘Ｂ’クロックを供給し、このスキャン列からデータを
シフトすることによって、結果の状態を決定することが
できる。図７のＭＵＸラッチまたは図６の実施例を採用
するか否かの選択は、おそらく、特定の応用に対するレ
ベル・センシティブ・スキャン設計（ｌｅｖｅｌ ｓｅ
ｎｓｉｔｉｖｅ ｓｃａｎ ｄｅｓｉｇｎ：ＬＳＳＤ）
遵守の重要性に基づいて、決定される。図７の実施例の
欠点は、構成を実現するためには４個の入力、すなわち
１個の“ＳＥＬＥＣＴ”入力と３個のＬＳＳＤ“ＣＬＯ
ＣＫ”入力（Ａ，Ｂ，Ｃ）とが必要とされることであ
る。
【００２８】特定の応用では、システム・データパス
（図６に示すような）内のマルチプレクサの存在が、性
能をかなり低減させるので問題を生じる。このような場
合、図８のマルチプレクサ（ＭＵＸ）ラッチ９０に示さ
れるように、ＭＵＸラッチ６０（図６）のＭＵＸ７４を
除去することができる。図６の実施例のように、２個の
エッジトリガ・フリップフロップ（ラッチ１およびラッ
チ２）９２および９４を用いる。試験モードでは、マル
チプレクサ９６から“ラッチ１”９２にデータが受信さ
れる。しかし、この実施例では、送信チップからのデー
タは、また、受信チップへ直接に送られる。したがっ
て、基板回路は、試験モード中に送信ラッチ状態を観測
することができるが、受信チップを独立に刺激するのに
用いることができない。図９は、図８のラッチ回路のＬ
ＳＳＤ遵守バージョンを示している。
【００２９】
【発明の効果】この発明は、マルチチップ・モジュール
の集積回路チップのＭＣＭ製造レベルでの試験、および
集積回路チップ間の相互接続配線の試験のためのＭＣＭ
の介在基板内に設けられた試験回路を提供する。ＭＣＭ
機能性および性能に強い影響を与えることなしに、試験
容易化が実現される。さらに、この発明による試験を実
施するのに、チップ設計に対する変更は不要である。介
在基板内に設けられているが、アクティブ試験回路は最
小化される。この発明のＭＣＭチップ試験は、パッケー
ジングのチップ・レベルで用いられる既存の試験手法を
効果的に取り入れている。
【００３０】介在基板に回路を付加することによって、
上側からチップに実際にコンタクトするための追加のコ
ストなしに、あたかもプローブパッドが利用できたよう
に各集積回路チップを独立に試験することが可能であ
る。さらに、介在基板回路は、相互接続回路の１００％
の試験を可能にする。試験の容易化のために再設計を行
うこととは対照的に、ここに開示した手法は、集積回路
チップ設計には基本的にトランスペアレントであり、い
くつかの実施例におけるその唯一の影響は、単一マルチ
プレクサの信号伝搬遅延である。
【図面の簡単な説明】
【図１】この発明の試験回路が内部に設けられているマ
ルチチップ・モジュールの一部分解斜視図である。
【図２】図１のマルチチップ・モジュールのための介在
基板の一例の部分断面図である。
【図３】図１のマルチチップ・モジュールのための、こ
の発明による介在基板の部分断面図である。
【図４】この発明による介在基板のブロック図である。
【図５】この発明によるインタフェース・ロジックの一
例であって、介在基板上に設けられた２個の集積回路チ
ップを相互接続するインタフェース・ロジックを示す図
である。
【図６】この発明による図５のインタフェース・ロジッ
クのためのマルチプレクサ（ＭＵＸ）の一例を示す図で
ある。
【図７】この発明による図５のインタフェース・ロジッ
クのためのＭＵＸラッチのレベルセンシティブ・スキャ
ン設計（ＬＳＳＤ）による実施例を示す図である。
【図８】この発明による図６のＭＵＸラッチの高性能な
実施例を示す図である。
【図９】この発明による図７のＬＳＳＤに基づくＭＵＸ
ラッチの高性能な実施例を示す図である。
【符号の説明】
１０ マルチチップ・モジュール（ＭＣＭ） １２ 集積回路チップ １４，５０ 介在基板 １６ 支持キャリア １８ ワイヤ・ボンド相互接続部 ２０ Ｉ／Ｏリード ２２ 封止リング ２４ カバー ３２ 相互接続配線 ３４ 分離層 ３６ ボンディング・パッド ３８ はんだバンプ・コネクト ４０ シリコン介在基板 ４２ アクティブ回路層 ５２ インタフェース・ロジック ６０，６２，９０ ＭＵＸラッチ ７４，７６，８４，９６ マルチプレクサ ７０，７２，９２，９４ エッジトリガ・フリップフロ
ップ ８０ ラッチ回路 ８２ シフトレジスタ・ラッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トーマス・マーティン・ストーレイ アメリカ合衆国 バージニア州 マナッ サス リー マノアー ドライブ 10305 (56)参考文献 特開 平４−128666（ＪＰ，Ａ) 特開 平４−158280（ＪＰ，Ａ) 特開 平４−147072（ＪＰ，Ａ) 特開 昭63−31131（ＪＰ，Ａ) 特開 昭58−61639（ＪＰ，Ａ) 特開 平６−289106（ＪＰ，Ａ) 特開 平６−230086（ＪＰ，Ａ) 特開 平７−58179（ＪＰ，Ａ) 特開 平７−239370（ＪＰ，Ａ) 特開 平５−256914（ＪＰ，Ａ) 特開 平６−174801（ＪＰ，Ａ) 特開 平６−94800（ＪＰ，Ａ) 特開 平６−69308（ＪＰ，Ａ) 特開 平７−98359（ＪＰ，Ａ) 特開 平５−13662（ＪＰ，Ａ) 特開 平５−341014（ＪＰ，Ａ) 特開 平８−101255（ＪＰ，Ａ) 特開 平４−273078（ＪＰ，Ａ) 特開 平４−174375（ＪＰ，Ａ) 特開 平２−210550（ＪＰ，Ａ) 特開 昭61−55951（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】介在基板と、 前記介在基板上に設けられ、電気的に相互接続された複
    数の集積回路チップと、 前記介在基板内に設けられ、前記複数の集積回路チップ
    のうちの少なくともいくつかを電気的に接続し、マルチ
    チップ・モジュールの試験を容易にする半導体論理回路
    であって、前記幾つかの集積回路チップの内の１つの発
    信チップから入力信号を受取り、及び前記幾つかの集積
    回路チップの内の１つの受信チップに対して出力信号を
    供給する少なくとも１つの試験回路を含む半導体論理回
    路とを備え、 前記試験回路は第１のマルチプレクサ、第２のマルチプ
    レクサ、及びラッチ手段を含み、 前記第１のマルチプレクサは、前記入力信号のための第
    １の入力と、第２の入力と、前記出力信号のための出力
    とを有し、 前記第２のマルチプレクサは、前記第１のマルチプレク
    サの出力に接続された第１の入力と、シフト入力を受取
    るための第２の入力と、出力とを有し、 前記ラッチ手段は、前記第２のマルチプレクサの出力に
    接続されたデータ入力と、シフト出力を与える出力とを
    有し、 前記ラッチ手段の出力は前記第１のマルチプレクサの第
    ２の入力に結合され、前記発信チップからの入力信号
    を、前記第１のマルチプレクサの第１の入力を選択する
    ことにより前記ラッチ手段によって検知でき、かつ前記
    受信チップに対して出力を、前記第１のマルチプレクサ
    の第２の入力を選択することにより前記ラッチ手段によ
    って供給できることを特徴とする マルチチップ・モジュ
    ール。
  2. 【請求項２】前記介在基板が、前記介在基板上に設けら
    れた複数の集積回路チップを電気的に相互接続し、前記
    半導体論理回路を、前記複数の集積回路チップのうちの
    前記の少なくともいくつかを電気的に接続する、相互接
    続配線を有する請求項１記載のマルチチップ・モジュー
    ル。
  3. 【請求項３】前記相互接続配線は、複数のチップ対チッ
    プ相互接続網を有し、前記半導体論理回路は、前記複数
    のチップ対チップ相互接続網の少なくともいくつかに電
    気的に接続されている、請求項２記載のマルチチップ・
    モジュール。
  4. 【請求項４】前記半導体論理回路は、前記複数の集積回
    路チップのうちの第１の集積回路チップの出力を観測す
    る手段と、前記複数の集積回路チップのうちの第２の集
    積回路チップの入力を制御する手段とを有し、前記第２
    の集積回路チップは、関連するチップ対チップ相互接続
    網を経て、前記第１の集積回路チップに結合され、前記
    第１の集積回路チップからの出力を入力として受信す
    る、請求項１記載のマルチチップ・モジュール。
  5. 【請求項５】前記ラッチ手段は、２個のエッジトリガ・
    フリップフロップを含む２個のラッチを有する、請求項
    １記載のマルチチップ・モジュール。
  6. 【請求項６】前記複数の集積回路チップは、チップ対チ
    ップ相互接続網によって電気的に相互接続され、前記半
    導体論理回路は、前記チップ対チップ相互接続網のうち
    の少なくともいくつかのチップ対チップ相互接続網での
    信号を観測する手段を有する、請求項１記載のマルチチ
    ップ・モジュール。
  7. 【請求項７】前記複数の集積回路チップは、複数のチッ
    プ対チップ相互接続網によって電気的に相互接続され、
    前記半導体論理回路は、前記複数のチップ対チップ相互
    接続網の少なくともいくつかのチップ対チップ相互接続
    網に結合された個別のラッチ手段を有し、前記個別のラ
    ッチ手段は、互いに結合されてスキャン列を形成し、前
    記スキャン列は、１個の入力と１個の出力を有し、前記
    少なくともいくつかのチップ対チップ相互接続網からの
    試験信号は、前記スキャン列で並列にラッチされ、続い
    て前記スキャン列から直列に読み出される、請求項１記
    載のマルチチップ・モジュール。
  8. 【請求項８】前記複数の集積回路チップは、複数のチッ
    プ対チップ相互接続網によって電気的に相互接続され、
    前記半導体論理回路は、前記複数のチップ対チップ相互
    接続網のうちの少なくともいくつかのチップ対チップ相
    互接続網に結合された個別のラッチ手段を有し、前記個
    別のラッチ手段は、互いに結合されて少なくとも２つの
    スキャン列を形成し、前記少なくとも２つのスキャン列
    の各々は、１個の入力と１個の出力を有し、前記少なく
    ともいくつかのチップ対チップ相互接続網からの試験信
    号は、前記少なくとも２つのスキャン列で並列にラッチ
    され、続いて前記少なくとも２つのスキャン列の各々か
    ら直列に読み出される、請求項１記載のマルチチップ・
    モジュール。
  9. 【請求項９】内部に設けられた試験回路を有する半導体
    基板を形成するステップと、 前記半導体基板上に相互接続配線を形成し、前記相互接
    続配線を、前記半導体基板内に設けられた前記試験回路
    と電気的に接続するステップと、 前記相互接続配線上に複数の集積回路チップを設け、前
    記相互接続配線により、前記複数の集積回路チップを電
    気的に相互接続し、前記複数の集積回路チップのうちの
    少なくともいくつかの集積回路チップに前記複数の集積
    回路チップの試験を容易にする前記試験回路を電気的に
    接続するステップであって、前記幾つかの集積回路チッ
    プの内の１つの発信チップからの入力信号を受取り、及
    び前記幾つかの集積回路チップの内の１つの受信チップ
    に対して出力信号を供給する前記試験回路を電気的に接
    続するステップとを備え、 前記試験回路は第１のマルチプレクサ、第２のマルチプ
    レクサ、及びラッチ手段を含み、 前記第１のマルチプレクサは、前記入力信号のための第
    １の入力と、第２の入力と、前記出力信号のための出力
    とを有し、 前記第２のマルチプレクサは、前記第１のマルチプレク
    サの出力に接続された第１の入力と、シフト入力を受取
    るための第２の入力と、出力とを有し、 前記ラッチ手段は、前記第２のマルチプレクサの出力に
    接続されたデータ入力と、シフト出力を与える出力とを
    有し、 前記ラッチ手段の出力は前記第１のマルチプレクサの第
    ２の入力に結合され、 前記発信チップからの入力信号
    を、前記第１のマルチプレクサの第１の入力を選択する
    ことにより前記ラッチ手段によって検知でき、かつ前記
    受信チップのための出力を、前記第１のマルチプレクサ
    の第２の入力を選択することにより前記ラッチ手段によ
    って供給できることを特徴とする マルチチップ・モジュ
    ールの製造方法。
  10. 【請求項１０】介在基板と、 前記介在基板上に設けられ、電気的に相互接続された複
    数の集積回路チップと、 前記介在基板内に設けられ、前記複数の集積回路チップ
    のうちの少なくともいくつかを電気的に接続し、マルチ
    チップ・モジュールの試験を容易にする半導体論理回路
    であって、前記幾つかの集積回路チップの内の１つの発
    信チップから入力信号を受取り、及び前記幾つかの集積
    回路チップの内の１つの受信チップに対して出力信号を
    供給する少なくとも１つの試験回路を含む半導体論理回
    路とを備え、 前記試験回路は第１のマルチプレクサ、ラッチ手段、及
    びシフト出力を供給する出力を含み、 前記第１のマルチプレクサは、前記入力信号のための第
    １の入力と、第２の入力と、前記出力信号のための出力
    とを有し、 前記ラッチ手段は、少なくとも１つのクロック入力と、
    前記第１のマルチプレクサの出力に接続された前記ラッ
    チ手段の出力と、シフト入力とを有し、 前記ラッチ手段の出力は前記第１のマルチプレクサの第
    ２の入力に結合され、前記発信チップからの入力信号
    を、前記第１のマルチプレクサの第１の入力を選択する
    ことにより前記ラッチ手段によって検知でき、かつ前記
    受信チップに対して出力を、前記第１のマルチプレクサ
    の第２の入力を選択することにより前記ラッチ手段によ
    って供給できることを特徴とするマルチチップ・モジュ
    ール。
JP07183699A 1994-08-17 1995-07-20 集積試験回路付マルチチップ・モジュールおよびその製造方法 Expired - Fee Related JP3103013B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US292120 1994-08-17
US08/292,120 US5517515A (en) 1994-08-17 1994-08-17 Multichip module with integrated test circuitry disposed within interposer substrate

Publications (2)

Publication Number Publication Date
JPH0868832A JPH0868832A (ja) 1996-03-12
JP3103013B2 true JP3103013B2 (ja) 2000-10-23

Family

ID=23123314

Family Applications (1)

Application Number Title Priority Date Filing Date
JP07183699A Expired - Fee Related JP3103013B2 (ja) 1994-08-17 1995-07-20 集積試験回路付マルチチップ・モジュールおよびその製造方法

Country Status (3)

Country Link
US (1) US5517515A (ja)
JP (1) JP3103013B2 (ja)
KR (1) KR0174334B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102589222B1 (ko) * 2019-10-31 2023-10-17 정성조 예초기용 스윙보조장치

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0158765B1 (ko) * 1994-09-21 1999-02-01 모리사다 요이치 반도체 집적회로
US5807762A (en) 1996-03-12 1998-09-15 Micron Technology, Inc. Multi-chip module system and method of fabrication
US5838161A (en) * 1996-05-01 1998-11-17 Micron Technology, Inc. Semiconductor interconnect having test structures for evaluating electrical characteristics of the interconnect
US6060897A (en) * 1997-02-11 2000-05-09 National Semiconductor Corporation Testability method for modularized integrated circuits
US5895978A (en) * 1997-04-02 1999-04-20 International Business Machines Corporation High density signal multiplexing interposer
US6245444B1 (en) 1997-10-02 2001-06-12 New Jersey Institute Of Technology Micromachined element and method of fabrication thereof
US6016256A (en) * 1997-11-14 2000-01-18 The Panda Project Multi-chip module having interconnect dies
US6260163B1 (en) 1997-12-12 2001-07-10 International Business Machines Corporation Testing high I/O integrated circuits on a low I/O tester
EP1380848B1 (de) * 1998-06-16 2009-09-23 Infineon Technologies AG Einrichtung zur Vermessung und Analyse von elektrischen Signalen eines integrierten Schaltungsbausteins
JP3361472B2 (ja) * 1999-04-02 2003-01-07 松下電器産業株式会社 アナログ・バウンダリ・スキャン対応集積回路装置
US6392428B1 (en) * 1999-11-16 2002-05-21 Eaglestone Partners I, Llc Wafer level interposer
US6464513B1 (en) * 2000-01-05 2002-10-15 Micron Technology, Inc. Adapter for non-permanently connecting integrated circuit devices to multi-chip modules and method of using same
US6407566B1 (en) 2000-04-06 2002-06-18 Micron Technology, Inc. Test module for multi-chip module simulation testing of integrated circuit packages
US6537831B1 (en) * 2000-07-31 2003-03-25 Eaglestone Partners I, Llc Method for selecting components for a matched set using a multi wafer interposer
US6822469B1 (en) 2000-07-31 2004-11-23 Eaglestone Partners I, Llc Method for testing multiple semiconductor wafers
US6812048B1 (en) 2000-07-31 2004-11-02 Eaglestone Partners I, Llc Method for manufacturing a wafer-interposer assembly
US6483330B1 (en) 2000-09-11 2002-11-19 Eaglestone Partners I, Llc Method for selecting components for a matched set using wafer interposers
US6815712B1 (en) 2000-10-02 2004-11-09 Eaglestone Partners I, Llc Method for selecting components for a matched set from a wafer-interposer assembly
US6686657B1 (en) 2000-11-07 2004-02-03 Eaglestone Partners I, Llc Interposer for improved handling of semiconductor wafers and method of use of same
US6529022B2 (en) * 2000-12-15 2003-03-04 Eaglestone Pareners I, Llc Wafer testing interposer for a conventional package
US6524885B2 (en) * 2000-12-15 2003-02-25 Eaglestone Partners I, Llc Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques
US20020076854A1 (en) * 2000-12-15 2002-06-20 Pierce John L. System, method and apparatus for constructing a semiconductor wafer-interposer using B-Stage laminates
US20020078401A1 (en) * 2000-12-15 2002-06-20 Fry Michael Andrew Test coverage analysis system
US7091598B2 (en) * 2001-01-19 2006-08-15 Renesas Technology Corporation Electronic circuit device
US6673653B2 (en) * 2001-02-23 2004-01-06 Eaglestone Partners I, Llc Wafer-interposer using a ceramic substrate
US7045889B2 (en) * 2001-08-21 2006-05-16 Micron Technology, Inc. Device for establishing non-permanent electrical connection between an integrated circuit device lead element and a substrate
US7049693B2 (en) * 2001-08-29 2006-05-23 Micron Technology, Inc. Electrical contact array for substrate assemblies
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US6880118B2 (en) * 2001-10-25 2005-04-12 Sun Microsystems, Inc. System and method for testing operational transmissions of an integrated circuit
US6552529B1 (en) 2001-12-17 2003-04-22 International Business Machines Corporation Method and apparatus for interim assembly electrical testing of circuit boards
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
US7386539B2 (en) * 2002-11-29 2008-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. System, method, and user interface providing customized document portfolio management
US20040107214A1 (en) * 2002-11-29 2004-06-03 Hung Lup Cheong Patrick Customized document portfolio system integrating IP libraries and technology documents
US20040107197A1 (en) * 2002-11-29 2004-06-03 Shen Yu Yong System, method and user interface allowing customized portfolio management
US20040117374A1 (en) * 2002-12-16 2004-06-17 Hung Lup Cheong Patrick Customized design portfolio integrating IP libraries and technology documents
US6839965B2 (en) * 2003-02-06 2005-01-11 R-Tec Corporation Method of manufacturing a resistor connector
JP4353861B2 (ja) 2004-06-30 2009-10-28 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4864306B2 (ja) * 2004-09-27 2012-02-01 富士通セミコンダクター株式会社 半導体装置およびその試験方法
KR100594317B1 (ko) 2005-01-28 2006-06-30 삼성전자주식회사 소비전력이 적은 쉬프트 레지스터 및 상기 쉬프트레지스터의 동작방법
DE102005007580B4 (de) * 2005-02-18 2015-10-29 Infineon Technologies Ag Verfahren zum Testen einer zu testenden Schaltungseinheit, welche Schaltungsuntereinheiten aufweist, und Testvorrichtung zur Durchführung des Verfahrens
KR100790172B1 (ko) * 2005-05-02 2007-12-31 삼성전자주식회사 시스템 인 패키지(ＳｉＰ) 형태로 내장된 내부 롬에 고속프로그램 다운로드를 위한 칩 구현 방법 및 장치
JP4980232B2 (ja) * 2005-11-02 2012-07-18 太陽誘電株式会社 システムインパッケージ
US7394272B2 (en) * 2006-01-11 2008-07-01 Faraday Technology Corp. Built-in self test for system in package
US7701045B2 (en) 2006-04-11 2010-04-20 Rambus Inc. Point-to-point connection topology for stacked devices
US9899312B2 (en) 2006-04-13 2018-02-20 Rambus Inc. Isolating electric paths in semiconductor device packages
US7539913B2 (en) * 2006-07-05 2009-05-26 Via Technologies, Inc. Systems and methods for chip testing
US7788552B2 (en) * 2007-02-08 2010-08-31 International Business Machines Corporation Method to improve isolation of an open net fault in an interposer mounted module
JP5006723B2 (ja) * 2007-07-09 2012-08-22 ルネサスエレクトロニクス株式会社 半導体集積回路装置とそのテスト方法
US7768847B2 (en) 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
JP2010062266A (ja) * 2008-09-02 2010-03-18 Rohm Co Ltd 半導体モジュール
JP5407257B2 (ja) * 2008-10-01 2014-02-05 富士通株式会社 回路試験装置及び回路試験システム
KR101110792B1 (ko) 2009-07-02 2012-03-16 주식회사 하이닉스반도체 반도체 장치 및 그 구동방법
US8384411B2 (en) * 2009-12-18 2013-02-26 Tektronix, Inc. Method and device for measuring inter-chip signals
US8615694B2 (en) * 2011-02-07 2013-12-24 Texas Instruments Incorporated Interposer TAP boundary register coupling stacked die functional input/output data
US8880968B2 (en) * 2011-04-26 2014-11-04 Texas Instruments Incorporated Interposer having functional leads, TAP, trigger unit, and monitor circuitry
JP5017485B2 (ja) * 2011-08-10 2012-09-05 太陽誘電株式会社 システムインパッケージ
JP2012018173A (ja) * 2011-08-10 2012-01-26 Taiyo Yuden Co Ltd システムインパッケージおよびソケット
US9153508B2 (en) 2011-08-17 2015-10-06 Rambus Inc. Multi-chip package and interposer with signal line compression
US9570196B2 (en) 2011-09-01 2017-02-14 Rambus Inc. Testing through-silicon-vias
KR101429347B1 (ko) 2012-08-30 2014-08-12 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR101419597B1 (ko) * 2012-11-06 2014-07-14 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
EP2790027B1 (en) 2013-04-08 2017-10-18 Imec Two-step interconnect testing of semiconductor dies
KR101683972B1 (ko) 2014-07-28 2016-12-07 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9911465B1 (en) * 2016-11-08 2018-03-06 Xilinx, Inc. High bandwidth memory (HBM) bandwidth aggregation switch
JP6689780B2 (ja) * 2017-03-30 2020-04-28 太陽誘電株式会社 電子部品モジュールの製造方法
JP2018170419A (ja) 2017-03-30 2018-11-01 太陽誘電株式会社 電子部品モジュール

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2905294A1 (de) * 1979-02-12 1980-08-21 Philips Patentverwaltung Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren
US4441075A (en) * 1981-07-02 1984-04-03 International Business Machines Corporation Circuit arrangement which permits the testing of each individual chip and interchip connection in a high density packaging structure having a plurality of interconnected chips, without any physical disconnection
US4494066A (en) * 1981-07-02 1985-01-15 International Business Machines Corporation Method of electrically testing a packaging structure having n interconnected integrated circuit chips
US4488259A (en) * 1982-10-29 1984-12-11 Ibm Corporation On chip monitor
US4503537A (en) * 1982-11-08 1985-03-05 International Business Machines Corporation Parallel path self-testing system
US4970454A (en) * 1986-12-09 1990-11-13 Texas Instruments Incorporated Packaged semiconductor device with test circuits for determining fabrication parameters
US5173904A (en) * 1987-06-02 1992-12-22 Texas Instruments Incorporated Logic circuits systems, and methods having individually testable logic modules
US4817093A (en) * 1987-06-18 1989-03-28 International Business Machines Corporation Method of partitioning, testing and diagnosing a VLSI multichip package and associated structure
US4855669A (en) * 1987-10-07 1989-08-08 Xilinx, Inc. System for scan testing of logic circuit networks
US5103450A (en) * 1989-02-08 1992-04-07 Texas Instruments Incorporated Event qualified testing protocols for integrated circuits
US5173906A (en) * 1990-08-31 1992-12-22 Dreibelbis Jeffrey H Built-in self test for integrated circuits
US5086558A (en) * 1990-09-13 1992-02-11 International Business Machines Corporation Direct attachment of semiconductor chips to a substrate with a substrate with a thermoplastic interposer
US5172050A (en) * 1991-02-15 1992-12-15 Motorola, Inc. Micromachined semiconductor probe card

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102589222B1 (ko) * 2019-10-31 2023-10-17 정성조 예초기용 스윙보조장치

Also Published As

Publication number Publication date
KR0174334B1 (ko) 1999-04-01
US5517515A (en) 1996-05-14
JPH0868832A (ja) 1996-03-12
KR960009146A (ko) 1996-03-22

Similar Documents

Publication Publication Date Title
JP3103013B2 (ja) 集積試験回路付マルチチップ・モジュールおよびその製造方法
US4441075A (en) Circuit arrangement which permits the testing of each individual chip and interchip connection in a high density packaging structure having a plurality of interconnected chips, without any physical disconnection
US4503386A (en) Chip partitioning aid (CPA)-A structure for test pattern generation for large logic networks
US7171600B2 (en) Semiconductor wiring substrate, semiconductor device, method for testing semiconductor device, and method for mounting semiconductor device
Lee et al. Test challenges for 3D integrated circuits
US4504784A (en) Method of electrically testing a packaging structure having N interconnected integrated circuit chips
US5321277A (en) Multi-chip module testing
US6094056A (en) Multi-chip module with accessible test pads and test fixture
US4494066A (en) Method of electrically testing a packaging structure having n interconnected integrated circuit chips
US4509008A (en) Method of concurrently testing each of a plurality of interconnected integrated circuit chips
US7688090B2 (en) Wafer-level burn-in and test
Hagge et al. High-yield assembly of multichip modules through known-good IC's and effective test strategies
US20070241766A1 (en) Semiconductor integrated circuit
TW200822250A (en) Method of chip manufacturing
US7945827B1 (en) Method and device for scan chain management of dies reused in a multi-chip package
JP3763385B2 (ja) 半導体装置
US6781218B1 (en) Method and apparatus for accessing internal nodes of an integrated circuit using IC package substrate
JPH08101255A (ja) マルチチップモジュール
EP0533476B1 (en) Semiconductor integrated circuit with scan path
US6433628B1 (en) Wafer testable integrated circuit
JPH09127188A (ja) 集積回路を作る方法およびウェハ上のダイを検査するためのシステム
JPH1082834A (ja) 半導体集積回路
JPH05343489A (ja) 半導体装置
Werkmann et al. Efficient smart substrates with test capabilities and on-line temperature monitoring
Banker Designing ASICs for use with multichip modules

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees