JP5017485B2

JP5017485B2 - システムインパッケージ

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Publication number: JP5017485B2
Application number: JP2011175103A
Authority: JP
Inventors: 正幸佐藤
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2011-08-10
Filing date: 2011-08-10
Publication date: 2012-09-05
Anticipated expiration: 2025-11-02
Also published as: JP2011232358A

Description

本発明は、テスト容易化回路および／またはインピーダンス整合回路をその基板に内装したシステムインパッケージ（System In Package：以下、ＳＩＰと略す）に関する。

近年、半導体集積回路の集積化技術は著しく進展しており、すでに、複数の回路装置を１つの集積回路チップとして実現した、いわゆる、ＳＯＣ（System On Chip）と呼ばれる大規模集積回路が実用化されている。このようなＳＯＣは、しばしば、大容量メモリと高速で動作するプロセッサなどの論理回路とを含んで構成される。そのようなＳＯＣを製造するには、メモリセルを小型化するために誘電率が大きい材料の絶縁層を形成し、また、プロセッサなどの論理回路の高速動作を実現するために誘電率が小さい材料の絶縁層を形成する。従って、ＳＯＣの製造工程は複雑なものになってしまい、歩留まりが向上せず、そのため、ＳＯＣの製造コストは、一定のコストを越えては、低減するのが困難な状況になっている。

そこで、最近では、ＳＯＣを構成する複数の回路装置それぞれを１つずつの集積回路チップとして製造し、それらの集積回路チップを１つのパッケージに搭載するようにしたＳＩＰが注目を集めている。

ＳＩＰのメリットの１つは、すでに生産されている集積回路チップをアセンブルすればＳＩＰを製造できる点にある。この場合、使用する集積回路チップは、すでに生産されている製品であるので、安価に入手することができる。

また、ＳＩＰに搭載する集積回路チップを新たに開発し、製造する場合にも、例えば、メモリと論理回路とは別体の集積回路チップとして製造することができる。従って、それぞれの集積回路チップは必要最小限の工程によって製造されるので、それぞれ独立して歩留まりの向上を図ることができる。そのため、ＳＩＰは、複数の集積回路チップを１つのパッケージにアセンブルするコストを加えたとしても、それらの集積回路チップを同じシリコンチップに集積したＳＯＣの製造コストよりも安価にすることができる。

ところが、ＳＩＰにおいては（ＳＯＣでも同様であるが）、そのＳＩＰに搭載された集積回路チップ同士を接続する信号線については、ＳＩＰの外部接続端子へ接続されないために、その集積回路チップのテストが困難になるという問題がある。例えば、メモリ集積回路チップのテストは、テスト装置などの外部装置によってそのメモリ集積回路チップの全ての端子信号を制御および観測することができて、初めて可能となる。従って、ＳＩＰにおいて、例えば、メモリ集積回路チップの端子信号が内部の他の集積回路チップにだけ接続され、ＳＩＰの外部接続端子へ接続されていない場合には、そのメモリ集積回路チップのテストは行うことができなくなる。

そこで、近年では、集積回路チップには、ＪＴＡＧ（Joint Test Action Group）によって標準化されたバウンダリスキャン回路などのテスト容易化回路が入れられている場合がある。その場合には、その集積回路チップについては、少なからずテストが容易化される。しかしながら、特に、メモリ集積回路チップなど、旧来から汎用品として市場に流通しているものについては、そのようなテスト容易化回路は入れられていないことが多い。また、さらに、ＳＩＰに搭載する集積回路チップは、テストが充分に行われたとは言い難いベアダイ（本明細書では、ウエーハをダイシングだけの集積回路をベアダイ、そのベアダイをパッケージングしたものを集積回路チップという）で供給されることが多い。従って、ＳＩＰを設計および製造するに際しては、このような現実に注意し、テストを容易化する方策を立てる必要がある。

従来、このようにＳＩＰのテストが困難になるという問題に対して、例えば、特許文献１には、ＳＩＰに搭載された第１の集積回路チップ（例えば、メモリ集積回路）のテストを補助する回路を、同じＳＩＰに搭載された第２の集積回路チップに形成して、ＳＩＰのテストの容易化を図る技術が開示されている。また、特許文献２には、ＳＩＰに搭載する集積回路チップのほかにＦＰＧＡ（Field Programmable Gate Array）で構成された集積回路チップを搭載し、そのＦＰＧＡの集積回路チップでテスト容易化回路を構成し、それによってＳＩＰのテストの容易化を図る技術が開示されている。

さらに、これらのＳＩＰにおいては、集積回路チップ端子における信号の反射対策を考慮しておく必要がある。近年の集積回路チップは、クロックの周波数がＧＨｚ帯域で動作するものも多くなってきている。そのような高速動作の集積回路チップをＳＩＰに搭載するとき、信号の反射対策を実施しない場合には、インピーダンス不整合による信号反射のため、高速の信号伝送を正しく行うのが困難になるからである。

特開２００４−１５８０９８号公報（段落０００９〜段落００２１、図１〜図３）特開２００５−２８３２０５号公報（段落００１５〜段落００２１、図１、図２）

特許文献１に開示された技術においては、ある集積回路チップのテストを行うために他の集積回路チップにそのテストの補助回路が入れられることになるので、少なくとも当該他の集積回路チップについては、既存の集積回路チップを使用することができなくなる。その場合には、当該ＳＩＰに専用に使用される集積回路チップを製造しなければならなくなり、ＳＩＰのコストメリットが損なわれることになる。また、特許文献２に開示された技術においては、ＳＩＰに余分なＦＰＧＡの集積回路チップを追加して搭載するので、ＳＩＰのサイズが大きくなり、また、その分のコスト負担も大きくなる。

また、集積回路チップ端子における信号の反射対策については、集積回路チップの端子の近傍にインピーダンス整合のための抵抗およびインダクタンス素子を付加することにより、その信号の反射を防止することができる。しかしながら、ＳＩＰにおいて、それと同様の技術を実施すると、抵抗およびインダクタンス素子を実装するスペースが必要となり、ＳＩＰのサイズが大きくなるデメリットがある。

以上の従来技術の問題点に鑑み、本発明の目的は、テスト容易化回路を含まない集積回路チップを搭載しても、そのサイズが大きくなることもなく、製造コストの大幅な増加を招くこともなく、そのテストを容易にすることができるＳＩＰを提供することにある。

前記目的を達成するために、請求項１に記載の発明は、少なくとも１つの集積回路チップとその集積回路チップを搭載する基板とを含んで構成されたＳＩＰにおいて、前記集積回路チップの少なくとも１つの集積回路チップのテストを容易化するため、テスト容易化回路を前記基板に内装した。なお、テスト容易化回路を基板に内装するとは、基板を製造する工程の中で、テスト容易化回路を基板と一体になるように埋め込んで製造することをいう。

すなわち、請求項１に記載の発明に係るＳＩＰは、少なくともその１つに集積回路チップが搭載された複数の基板を、絶縁樹脂層を介して貼り合わせて構成するとともに、前記基板のそれぞれに形成された配線層を、前記基板の少なくとも１つの基板および前記樹脂層を貫通するスルーホールを介して接続して構成したシステムインパッケージであって、前記複数の基板のうち少なくとも１つの基板には、半導体層が形成されており、前記半導体層が形成された基板には、その半導体層を用いてトランジスタ素子が形成され、さらに、そのトランジスタ素子が当該基板に含まれる配線層の配線で接続されて、前記集積回路チップのうち少なくとも１つの集積回路チップのテストを容易化するためのテスト容易化回路が形成されていることを特徴とする。

請求項１に記載の発明によれば、ＳＩＰを構成する集積回路チップがテスト容易化回路を含んでいない場合には、前記基板の少なくとも１つの基板に、その集積回路チップのテスト容易化回路を内装することによって、ＳＩＰ自体のサイズをほとんど大きくすることなく、その集積回路チップ、ひいては、その集積回路チップを含むＳＩＰ全体のテストを容易化することができる。

また、請求項１に記載の発明によれば、前記基板に少なくとも１層の半導体層を形成し、その半導体層を用いてＭＯＳ（Metal Oxide Semiconductor）などのトランジスタ素子を形成し、そのＭＯＳなどトランジスタ素子を配線で接続してテスト容易化回路を構成する。ＭＯＳなどトランジスタ素子は、ＷＬＣＳＰ（Wafer Level Chip Size Package）集積回路チップなどに比べてもはるかに小さな素子なので、ＳＩＰをよりコンパクトなサイズで製造することができるようになる。

また、請求項２に記載の発明に係るＳＩＰは、請求項１に記載のＳＩＰにおいて、前記半導体層は、シリコン半導体層であることを特徴とする。半導体層がシリコン半導体の場合には、従来のシリコン半導体製造プロセスを用いて、トランジスタ素子のみならず抵抗、インダクタンス、不揮発性メモリデバイスなど様々な回路素子を製造することができるので、複雑な回路構成のテスト容易化回路なども製造することができるようになる。また、テスト容易化回路の一部を、いわゆる、ＰＬＤ（Programmable Logic Device）などのプログラマブル素子によって構成することも容易になる。

また、請求項３に記載の発明に係るＳＩＰは、請求項１に記載のＳＩＰにおいて、前記半導体層は、有機化合物半導体層であることを特徴とする。ペンタセン半導体など有機化合物半導体は、経時劣化のため寿命が短いとされているが、その有機化合物半導体層に形成されたテスト容易化回路が実質的に使用されるのは、ＳＩＰが製造されてから最終出荷テストされるであるから、請求項３に記載のＳＩＰであっても、実質的なテスト容易化が実現される。

以上、本発明によれば、テスト容易化回路を含まない既存の集積回路チップを搭載しても、そのサイズが大きくなることもなく、製造コストの増加を招くこともなく、そのテストを容易化したＳＩＰを実現することができる。

本発明の第１の実施形態に係るテスト容易化回路内装ＳＩＰを構成するテスト容易化回路内装基板の断面構造を模式的に示した図である。本発明の第１の実施形態に係るテスト容易化回路内装ＳＩＰの第１の例を示した図で、（ａ）は、その平面形状および回路図を模式的に示した図、（ｂ）は、その断面形状を模式的に示した図である。本発明の第１の実施形態に係るテスト容易化回路内装ＳＩＰの第２の例を示した図で、（ａ）は、その平面形状および回路図を模式的に示した図、（ｂ）は、その断面形状を模式的に示した図である。一般的に用いられるＢＩＳＴ回路の構成の例を示した図である。本発明の第２の実施形態に係るテスト容易化回路内装ＳＩＰを構成するテスト容易化回路内装基板の断面構造を模式的に示した図である。本発明の第２の実施形態に係るテスト容易化回路内装基板のコア基板に有機化合物半導体が形成された構造の例を示した図である。ペンタセン分子の化学構造を示した図である。本発明の第３の実施形態に係るテスト容易化回路内装ＳＩＰの構成を模式的に示した図である。本発明の第３の実施形態に係るテスト容易化回路内装基板において、ＤＵＴをテスト装置へ接続する回路のポイントを示した図である。

以下、本発明の実施形態について図面を用いて詳しく説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るテスト容易化回路内装ＳＩＰを構成するテスト容易化回路内装基板の断面構造を模式的に示した図である。図１に示すように、第１の実施形態に係るテスト容易化回路内装ＳＩＰ１は、テスト容易化回路内装基板１０の上に、通常、複数の集積回路チップ２（図１では、１つだけを図示）が搭載されて構成される。テスト容易化回路内装基板１０は、それぞれ金属の配線層３１，４１，５１が形成された複数のコア基板３，４，５を、樹脂などによる絶縁樹脂層７によって貼り合せて構成される。

図１において、コア基板３には、いわゆるビルドアップ層３２が形成され、その最上層（外側の層）には、金属などによるパッド３３が形成されている。パッド３３は、集積回路チップ２の信号接続端子として形成されたバンプ２１を受ける位置に形成され、バンプ２１とパッド３３とを介して集積回路チップ２とテスト容易化回路内装基板１０とが接続される。また、コア基板３，４，５間の配線層３１，４１，５１の接続は、スルーホール６などによって行われる。なお、コア基板３は、ビルドアップ層３２が形成されていないものであっても構わない。

また、コア基板４には、長さが１ｍｍ〜２ｍｍ程度、幅と厚さがそれぞれ０．５ｍｍ程度の大きさのＷＬＣＳＰ集積回路チップ４３が実装される。ＷＬＣＳＰ集積回路チップ４３は、集積回路のベアダイにマイクロバンプ４５を付加しただけのパッケージングスタイルの集積回路チップであり、一般に標準ロジックと呼ばれる論理回路素子を数素子含んで構成される。そこで、複数個のＷＬＣＳＰ集積回路チップ４３を配線層４１の配線で、適宜、接続し、別途、図２および図３に後記するようなテスト容易化回路を構成する。

さらに、コア基板４には、ＷＬＣＳＰ集積回路チップ４３と同程度の大きさの抵抗、キャパシタ、インダクタなどの受動素子４４が実装される。受動素子４４は、必要に応じ、適宜、テスト容易化回路を構成するのに利用されるほか、集積回路チップ２の端子（バンプ２１）に対するインピーダンス整合回路を構成するのに用いられる。さらには、受動素子４４によって、電源信号の安定化のための、いわゆる、パスコンデンサなどを構成してもよい。

なお、コア基板４には、ＷＬＣＳＰ集積回路チップ４３や受動素子４４が実装されるため、その表面に凹凸を生じる。その凹凸を減少させ、また、他のコア基板との接着性を向上させるために、接着層４２が形成されることがある。

以上の図１の説明においては、テスト容易化回路内装基板１０は、３枚のコア基板３，４，５によって構成されるとしているが、コア基板は１枚以上であれば、何枚であってもよい。ただし、コア基板が１枚の場合には、通常は、基板面積を小さくするために、片面に集積回路チップ２などが搭載され、その裏面にＷＬＣＳＰ集積回路チップ４３が搭載される。また、複数の集積回路チップ２がテスト容易化回路内装基板１０に搭載されるとき、その集積回路チップ２がテスト容易化回路内装基板１０の表と裏の両面に搭載され、テスト容易化回路内装基板１０に含まれるコア基板にＷＬＣＳＰ集積回路チップ４３などが搭載される形態であっても構わない。

図２は、本発明の第１の実施形態に係るテスト容易化回路内装ＳＩＰの第１の例を示した図で、（ａ）は、その平面形状および回路図を模式的に示した図、（ｂ）は、その断面形状を模式的に示した図である。

図２において、テスト容易化回路内装ＳＩＰ１は、メモリチップ１０１とデジタルＡＳＩＣ（Application Specific Integrated Circuits）チップ１０２とがテスト容易化回路内装基板１０に搭載されて構成される。ここで、メモリチップ１０１は、例えば、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）１０１０を含んで構成され、そのメモリチップ１０１にはテスト容易化回路が入れられていない。一方、デジタルＡＳＩＣチップ１０２には、ＡＳＩＣコア１０２０のテストを容易化するテスト容易化回路として、例えば、ＪＴＡＧで標準化されたIEEE1149.1規格のバウンダリスキャン回路が入れられている。

そこで、本実施形態では、テスト容易化回路内装基板１０にメモリチップ１０１のテスト容易化を図るためIEEE1149.1規格のバウンダリスキャン回路を内装する。図２に示すように、バウンダリスキャン回路は、メモリチップ１０１を取り囲んでその端子に接続して設けられたＢＳシフトレジスタ１０５と、テスト用端子からの入力情報を取り込んでテスト動作を制御するＴＡＰ（Test Access Port）コントローラ１０４などを含んで構成される。

ここで、テスト用端子とは、バウンダリスキャン回路を用いたテストの実行を制御するための信号端子である。ＪＴＡＧのIEEE1149.1規格では、テスト用端子としてテストデータを入力するＴＤＩ（Test Data Input）、テストデータを出力するＴＤＯ（Test Data Output）、テストモードでの動作を選択するＴＭＳ（Test Mode Select input）、ＢＳシフトレジスタ１０５のシフト動作を含め、テスト動作を実行するＴＣＫ（Test Clock input）、ＴＡＰコントローラ１０４の内部状態を初期化するＴＲＳＩ（Test Reset input）などが定められている。

ＴＡＰコントローラ１０４は、バウンダリスキャン回路の動作およびテスト動作を制御する制御回路である。ここでは、その動作の詳細な説明を割愛するが、ＴＡＰコントローラ１０４の制御のもとに、テスト用端子ＴＤＩおよびＢＳシフトレジスタ１０５を介して、テストデータがメモリチップ１０１へ入力され、他方では、メモリチップ１０１の動作結果のテストデータがＢＳシフトレジスタ１０５およびテスト用端子ＴＤＯを介して外部へ出力される。このようにして、メモリチップ１０１の端子がテスト容易化回路内装ＳＩＰ１の外部接続端子に直接に接続されていなくても、メモリチップ１０１のテストを行うことができるようになる、つまり、テストが容易化される。

なお、デジタルＡＳＩＣチップ１０２には、ＢＳシフトレジスタ１０２２とＴＡＰコントローラ１０２１とがすでに入れてあるので、ここでは、デジタルＡＳＩＣチップ１０２に設けられているテスト用端子を、テスト容易化回路内装基板１０に設けられているテスト用端子に単に接続するだけでよい。

本実施形態においては、以上に示したバウンダリスキャン回路、つまり、テスト容易化回路を、テスト容易化回路内装基板１０（図１参照）に内装された複数のＷＬＣＳＰ集積回路チップ４３を、適宜、配線層３１，４１，５１の配線によって接続して構成する。前記したように、ＷＬＣＳＰ集積回路チップ４３の大きさは小さいので、このようなテスト容易化回路を内装してもテスト容易化回路内装ＳＩＰ１の大きさは、ほとんど大きくならないですむ。

図３は、本発明の第１の実施形態に係るテスト容易化回路内装ＳＩＰの第２の例を示した図で、（ａ）は、その平面形状および回路図を模式的に示した図、（ｂ）は、その断面形状を模式的に示した図である。

図３の例では、テスト容易化回路内装ＳＩＰ１は、図２の例のテスト容易化回路内装ＳＩＰ１でメモリチップ１０１であったものを、アナログ集積回路チップ１１１で置き換えたものとなっている。ここで、アナログ集積回路チップ１１１には、例えば、変復調回路１１１０が形成されている。変復調回路１１１０の一方の入力端子および出力端子は、信号混合・分離回路１１３を介して、外部のアンテナからの信号に接続されている。また、他方の入力端子および出力端子は、Ｄ／Ａ（Digital to Analog）変換器１１１１やＡ／Ｄ（Analog to Digital）変換器１１１２などを介してアナログ集積回路チップ１１１の外部の信号と接続される。

このようにテスト容易化回路内装ＳＩＰ１がアナログ集積回路チップ１１１を含む場合には、そのアナログ集積回路チップ１１１のテストを容易化するために、ＪＴＡＧで標準化されたIEEE1149.4規格のアナログ考慮バウンダリスキャン回路を、テスト容易化回路内装基板１０に内装する。

アナログ考慮バウンダリスキャン回路は、通常のＴＡＰコントローラ１０４、ＢＳシフトレジスタ１０５（図３には図示なし）に加えて、ＴＢＩＣ（Test Bus Interface Circuit）１０６と、ＡＢＭ（Analog Boundary Module）１０７を含んで構成される。ここでは、ＴＢＩＣ１０６およびＡＢＭ１０７の詳細については説明を割愛するが、ＡＢＭ１０７は、アナログ集積回路チップ１１１のアナログ入力端子またはアナログ出力端子に接続され、そのアナログ入力端子またはアナログ出力端子の信号を、ＴＢＩＣ１０６の制御のもとに、テスト容易化回路内装基板１０のアナログテスト端子ＡＴ１，ＡＴ２に接続するように動作する。

すなわち、アナログテスト端子ＡＴ１，ＡＴ２を介して、アナログ集積回路チップ１１１へアナログテスト信号を供給することができ、また、アナログ集積回路チップ１１１が出力するアナログ信号を観測できるようになるので、アナログ集積回路チップ１１１、つまり、テスト容易化回路内装ＳＩＰ１のテストが容易化される。そして、以上のようなアナログ考慮バウンダリスキャン回路は、テスト容易化回路内装基板１０（図１参照）に内装された複数のＷＬＣＳＰ集積回路チップ４３および受動素子４４を、適宜、配線層３１，４１，５１の配線によって接続することによって構成される。

以上、本発明の第１の実施形態においては、テスト容易化回路をＪＴＡＧ標準のバウンダリスキャン回路（IEEE1149.1）またはアナログ考慮バウンダリスキャン回路（IEEE 1149.4）で構成した例を示したが、他の方法に基づくテスト容易化回路であっても構わない。例えば、バウンダリスキャン回路に代えて、ＢＩＳＴ（Built In Self Test）回路を用いてもよい。

図４は、一般的に用いられるＢＩＳＴ回路の構成の例を示した図である。図４に示すように、ＢＩＳＴ回路２０は、ＬＦＳＲ（Linear Feedback Shift Register）２０２とＭＩＳＲ（Multi Input Signature Register）２０３とにより構成される。ＢＩＳＴ回路２０によるテストにおいては、ＬＦＳＲ２０２によって発生される擬似乱数系列をＣＵＴ（Circuit Under Test）２０１へ入力し、その入力に応じてＣＵＴ２０１から出力される信号系列をＭＩＳＲ２０３によって情報圧縮する。そして、その圧縮した情報（Signatureという）が予期したものと同じであるか否かによってＣＵＴ２０１が正しく動作したか否かを判定する。

このようなＢＩＳＴ回路２０を図２のテスト容易化回路内装ＳＩＰ１に適用したときには、メモリチップ１０１がＣＵＴ２０１に対応するものとして、ＢＳシフトレジスタ１０５をＬＦＳＲ２０２およびＭＩＳＲ２０３で置き換えればよい。そして、テスト容易化回路内装基板１０に内装された複数のＷＬＣＳＰ集積回路チップ４３を、適宜、配線層３１，４１，５１の配線で接続することによって、そのＬＦＳＲ２０２およびＭＩＳＲ２０３を構成すればよい。

なお、図４において、ＬＦＳＲ２０２およびＭＩＳＲ２０３は、それぞれシフトレジスタ（ＳＲ：Shift Register）２０４と排他的論理和回路２０５とによって構成される。ここで、ＬＦＳＲ２０２は、いわゆる巡回符号を生成する回路であるが、その巡回符号の生成多項式は、ＬＦＳＲ２０２の最上位ビットの信号をどの位置のシフトレジスタ２０４にフィードバックするか、すなわち、どの位置にフィードバック用の排他的論理和回路２０５を設けるかによって決まる。例えば、図４のＬＦＳＲ２０２では、フィードバック用の排他的論理和回路２０５は、第１ビットのシフトレジスタ２０４と第２ビットのシフトレジスタ２０４と間に配置されている。この場合、生成多項式はＧ（ｘ）＝１＋ｘ＋ｘ^４となる。また、ＭＩＳＲ２０３は、ＣＵＴ２０１から出力される信号系列を圧縮する回路として機能するが、ＭＩＳＲ２０３にもＬＦＳＲ２０２と同様の生成多項式が定められる。図４のＭＩＳＲ２０３の場合、その生成多項式はＧ（ｘ）＝１＋ｘ^３＋ｘ^４となる。

（第２の実施形態）
図５は、本発明の第２の実施形態に係るテスト容易化回路内装ＳＩＰを構成するテスト容易化回路内装基板の断面構造を模式的に示した図である。なお、図５において図１と同じ構成要素については同じ符号を付し、その説明を省略する。

第２の実施形態に係るテスト容易化回路内装ＳＩＰ１ｂのテスト容易化回路内装基板１０ｂは、第１の実施形態に係るテスト容易化回路内装基板１０と同様に、３つのコア基板３，４ｂ，５が張り合わせて構成される。このとき、コア基板３，５の構成は、第１の実施形態の場合と同じであるが、本実施形態では、コア基板４ｂは、その基体部をシリコン半導体で形成する。そして、その基体のシリコン半導体上に、ＭＯＳ（Metal Oxide Semiconductor）などのトランジスタ素子を形成し、さらに、その上部に絶縁層を介して複数の配線層を形成する。そのコア基板４ｂの詳細な断面構造は、通常のシリコン半導体集積回路の断面構造と同じであるので、ここではその図示を省略する。

以上のようにシリコン半導体を基体として形成されたトランジスタ素子を、さらにその上部に形成された配線層の配線で、適宜、接続することにより、図２〜図４で説明したバウンダリスキャン回路、ＢＩＳＴ回路などテスト容易化回路を構成する。そして、そのシリコン半導体を基体とするコア基板４ｂ上に、適宜、マイクロバンプ４５を形成し、そのマイクロバンプ４５を介してコア基板３と接続し、テスト容易化回路を集積回路チップ２に接続する。このようにして、集積回路チップ２のテストを容易化したテスト容易化回路内装ＳＩＰ１ｂが構成される。

なお、図５において、テスト容易化回路内装基板１０ｂは、コア基板３および５の両方またはその片方がない構成であっても構わない。また、他の余分なコア基板が付加された構成であっても構わない。また、コア基板３には、ビルドアップ層３２が形成されていない構成であっても構わない。ただし、コア基板３がない場合には、コア基板４ｂ上に集積回路チップ２が搭載されるので、コア基板４ｂ上には、マイクロバンプ４５に代えて、集積回路チップ２のバンプ２１を接続するためのパッドを形成する。

また、以上のコア基板４ｂは、通常のシリコン半導体製造工程を用いて製造するので、ＭＯＳなどのトランジスタ素子だけでなく、抵抗、キャパシタ、インダクタなどの受動素子を埋め込むことができる。また、不揮発性メモリ製造と同様の工程を付加すれば、いわゆるＰＬＤ（Programmable Logic Device）などのプログラマブルな回路素子を造り込むこともできる

そこで、ＰＬＤをＢＩＳＴ回路２０（図４参照）に適用し、ＢＩＳＴ回路２０を、例えば、ＬＦＳＲ２０２やＭＩＳＲ２０３の生成多項式が可変になるように構成してもよい。なお、生成多項式を可変に構成するには、シフトレジスタ２４も含めＢＩＳＴ回路全体をＰＬＤで構成してもよく、または、シフトレジスタ２４を通常のトランジスタ素子で構成し、シフトレジスタ２４の接続部および排他的論理和回路２０５をＰＬＤで構成してもよい。

このようにＬＦＳＲ２０２やＭＩＳＲ２０３を、その生成多項式が可変になるように構成すると、そのテスト対象となる集積回路チップ２の論理構造や入力端子、出力端子の数などに応じて、ＬＦＳＲ２０２やＭＩＳＲ２０３のビット長や、ＬＦＳＲ２０２が生成する信号の系列長などを調節することができる。すなわち、ＢＩＳＴ回路２０の全部または一部をＰＬＤで構成することにより、そのＢＩＳＴ回路２０をテスト対象の集積回路チップ２に応じて最適なものにすることができる。

以上、本発明の第２の実施形態においては、テスト容易化回路内装基板１０ｂのコア基板４ｂは、その基体がシリコン半導体で形成されているとしたが、基体がガラスやプラスチックなどの絶縁体でされ、その絶縁体上にシリコン半導体層が形成された構成であってもよい。この場合、ＭＯＳなどのトランジスタ素子は、その絶縁体上に形成されたシリコン半導体層を用いて形成される。なお、このように形成されたトランジスタ素子は、しばしば、ＴＦＴ(Thin Film Transistor)と呼ばれる。

さらに、絶縁体などの基体上にシリコン半導体層を形成してＴＦＴを形成する場合、その半導体層は、シリコン半導体層に代えて有機化合物半導体層であってもよい。図６は、本発明の第２の実施形態に係るテスト容易化回路内装基板のコア基板に有機化合物半導体が形成された構造の例を示した図である。図６に示した有機化合物半導体は、ペンタセン半導体によるＭＯＳトランジスタの例である。

図６に示すように、ペンタセン半導体によるＭＯＳトランジスタを形成するには、コア基板４ｂの基体として用いられるシリコン基板５０１上に、まず、熱酸化などによってシリコン酸化膜５０２を形成する。そして、そのシリコン酸化膜５０２の上にポリシリコンなどによって所定の形状をしたゲート電極５０３を形成する。そのゲート電極５０３は、窒化シリコンなどの絶縁膜５０４で覆われ、さらにその上に、ゲート電極５０３に対するソース電極５０５およびドレイン電極５０６が、所定の形状に金などの金属層によって形成される。そして、その上部にペンタセン半導体層５０７がスピンコートなどによって塗布、形成される。

なお、ペンタセン半導体層５０７より上部の構造については、図示を省略したが、その上部には、絶縁層などを介して配線層などが形成される。また、ここでは、コア基板４ｂの基体は、シリコン（シリコン基板５０１）であるとしたが、シリコンに代えて、ガラスやプラスチックであっても構わない。

図７は、ペンタセン分子の化学構造を示した図である。図７に示すように、ペンタセン分子は、いわゆるベンゼン環が５個結合した構造をしている。

以上のような有機化合物半導体は、現在のところ、経時変化に対する信頼性が乏しい、つまり、寿命が長くないとされている。テスト容易化回路は、一般に、ＳＩＰ製造工程においてそのＳＩＰが出荷するまでのテストで使用されるため、テスト容易化回路を有機化合物半導体で構成した場合には、そのテスト容易化回路の寿命は、ＳＩＰを製造してから出荷の最終テストが終了するまでの期間以上であればよい。その期間が長くても数週間であるので、現状の有機化合物半導体でも使用に耐え得る。

（第３の実施形態）
図８は、本発明の第３の実施形態に係るテスト容易化回路内装ＳＩＰの構成を模式的に示した図である。図８に示したテスト容易化回路内装ＳＩＰ１ｃは、ＳＩＰを製造された集積回路チップをテストするためのテストボードに適用した場合の例である。このようなテストボードとしてのテスト容易化回路内装ＳＩＰ１ｃにおいては、そのテスト容易化回路内装基板１０ｃ上にテストを制御または補助するためのアナログ集積回路チップ１１１、デジタルＡＳＩＣチップ１０２などが搭載され、さらに、テストの対象となる集積回路チップであるＤＵＴ（Device Under Test）１２１を装着するためのソケット１２２が搭載される。

このようなテスト容易化回路内装ＳＩＰ１ｃにおいても、そのテスト容易化回路内装基板１０ｃに搭載されるアナログ集積回路チップ１１１、デジタルＡＳＩＣチップ１０２などの集積回路チップ２のテストを容易化するテスト容易化回路は、第１および第２の実施形態の場合と同様に、テスト容易化回路内装基板１０ｃ自身に内装される。

また、テスト容易化回路内装ＳＩＰ１ｃは、テストボードとして用いられるため、ソケット１２２に装着されたＤＵＴ１２１の信号端子は、テスト容易化回路内装ＳＩＰ１ｃの外部に配置されるテスト装置（図示せず）に接続される。

図９は、本発明の第３の実施形態に係るテスト容易化回路内装基板において、ＤＵＴをテスト装置へ接続する回路のポイントを示した図である。図９に示すように、ＤＵＴ１２１の信号端子にはインピーダンス整合回路１２３が付加され、ＤＵＴ１２１はそのインピーダンス整合回路１２３を介してテスト装置に接続される。ＤＵＴ１２１とテスト装置とを接続する場合、インピーダンス整合回路１２３のインピーダンスは、例えば、５０Ωになるように調整される。なお、インピーダンス整合回路１２３は、通常、抵抗とインダクタとによって構成される。

そこで、本実施形態においては、インピーダンス整合回路１２３をソケット１２２のポゴピン１２２０に内装する。図８に示すように、ソケット１２２のポゴピン１２２０は、リード１２２２と固定ピン１２２６とがソケット１２２に固定するように設けられ、さらに、ＤＵＴ１２１の信号端子に接触するコンタクタ１２２１が、リード１２２２に収容されるように設けられる。このとき、コンタクタ１２２１の下面はスプリング１２２３によって支持され、コンタクタ１２２１とＤＵＴ１２１の信号端子とが接触するとき、コンタクタ１２２１をＤＵＴ１２１の信号端子側へ押圧する。

また、リード１２２２と固定ピン１２２６とは、チップ抵抗１２２４とインダクタ１２２５とを介してお互いに接続されて構成される。これらのチップ抵抗１２２４とインダクタ１２２５とは、ＤＵＴ１２１の端子信号に対するインピーダンス整合回路１２３を構成する。このとき、インダクタ１２２５としては、チップ抵抗１２２４にコイルを巻いてインダクタとしてもよく、または、チップ抵抗１２２４と同様の形状をしたチップインダクタを用いてもよい。なお、チップ抵抗１２２４やチップインダクタは、前記したＷＬＣＳＰ集積回路チップ４３（図１参照）と同程度の大きさのものが市販されている。

以上のように、本実施形態においては、ＤＵＴ１２１の信号端子に対するインピーダンス整合回路１２３をソケット１２２のポゴピン１２２０に内装するので、テスト容易化回路内装ＳＩＰ１ｃのサイズを大きくすることなく、ＤＵＴ１２１の信号端子における信号反射を防止することができる。

なお、ＤＵＴ１２１の信号端子に対するインピーダンス整合回路１２３をソケット１２２のポゴピン１２２０に内装せず、第１および第２の実施形態と同様に、テスト容易化回路内装基板１０ｃに内装するようにしてもよい。また、テスト容易化回路内装基板１０ｃに搭載されるアナログ集積回路チップ１１１およびデジタルＡＳＩＣチップ１０２の信号端子に対しても同様のインピーダンス整合回路１２３を設けてもよい。そして、そのインピーダンス整合回路１２３を設ける場合には、そのインピーダンス整合回路１２３をテスト容易化回路内装基板１０ｃ自身に内装する。

１，１ｂ，１ｃテスト容易化回路内装ＳＩＰ
２集積回路チップ
３，４，４ｂ，５コア基板
６スルーホール
７絶縁層
１０，１０ｂ，１０ｃテスト容易化回路内装基板
２０ＢＩＳＴ回路
２１バンプ
２４シフトレジスタ
３１，４１，５１配線層
３２ビルドアップ層
３３パッド
４２接着層
４３ＷＬＣＳＰ集積回路チップ
４４受動素子
１０１メモリチップ
１０２デジタルＡＳＩＣチップ
１０４，１０２１ＴＡＰコントローラ
１０５，１０２２ＢＳシフトレジスタ
１０６ＴＢＩＣ
１０７ＡＢＭ
１１１アナログ集積回路チップ
１１３信号混合・分離回路
１２１ＤＵＴ
１２２ソケット
１２３インピーダンス整合回路
２０１ＣＵＴ
２０２ＬＦＳＲ
２０３ＭＩＳＲ
２０４シフトレジスタ
２０５排他的論理和回路
５０１シリコン基板
５０２シリコン酸化膜
５０３ゲート電極
５０４絶縁膜
５０５ソース電極
５０６ドレイン電極
５０７ペンタセン半導体層
１０２０ＡＳＩＣコア
１１１０変復調回路
１１１１Ｄ／Ａ変換器
１１１２Ａ／Ｄ変換器
１２２０ポゴピン
１２２１コンタクタ
１２２２リード
１２２３スプリング
１２２４チップ抵抗
１２２５インダクタ
１２２６固定ピン

Claims

少なくともその１つに集積回路チップが搭載された複数の基板を、絶縁樹脂層を介して貼り合わせて構成するとともに、前記基板のそれぞれに形成された配線層を、前記基板の少なくとも１つの基板および前記樹脂層を貫通するスルーホールを介して接続して構成したシステムインパッケージであって、
前記複数の基板のうち少なくとも１つの基板には、半導体層が形成されており、
前記半導体層が形成された基板には、その半導体層を用いたトランジスタ素子が形成され、さらに、そのトランジスタ素子が当該基板に含まれる配線層の配線で接続されて、前記集積回路チップのうち少なくとも１つの集積回路チップのテストを容易化するためのテスト容易化回路が形成されていること
を特徴とするシステムインパッケージ。
前記半導体層は、シリコン半導体層であること
を特徴とする請求項１に記載のシステムインパッケージ。
前記半導体層は、有機化合物半導体層であること
を特徴とする請求項１に記載のシステムインパッケージ。