KR0174334B1 - 집적 테스트 회로가 인터포저 기판 내부에 배치되어 있는 멀티칩 모듈 및 그 제조 방법 - Google Patents

집적 테스트 회로가 인터포저 기판 내부에 배치되어 있는 멀티칩 모듈 및 그 제조 방법 Download PDF

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Abstract

멀티칩 모듈(MCM) 및 이의 제조 기술이 개시되는데, 테스트 회로는 모듈의 집적 회로 칩의 테스팅 및 집적 회로 칩들 사이의 상호 접속 배선의 테스팅을 용이하게 하기 위해 MCM의 인터포저 기판 내에 배치된다.
인터포저 기판 내에 배치된 테스트 회로는 모듈의 집적 회로 칩을 전기적으로 접속시키는 반도체 로직 회로를 포함한다.
상술된 다양한 멀티플렉서 및 시프트 레지스터 래치 실시예에 있어서, 인터포저 기판 내의 능동 테스트 회로는 소형화되고, MCM에 사용된 집적 회로 칩 설계에 반드시 명백하다.

Description

집적 테스트 회로가 인터포저 기판 내부에 배치되어 있는 멀티칩 모듈 및 그 제조 방법
제1도는 본 발명에 따른 테스트 회로가 내부에 배치되어 있는 멀티칩 모듈을 도시한 부분 분해 사시도.
제2도는 제1도의 멀티칩 모듈용 인터포저 기판의 한 실시예를 도시한 부분 단면도.
제3도는 제1도의 멀티칩 모듈에 대한 본 발명에 따른 인터포저 기판을 도시한 부분 단면도.
제4도는 본 발명에 따른 인터포저 기판의 블록도.
제5도는 본 바명에 따른 인터페이스 로직의 한 실시예의 개략도로서, 인터포저 기판 위에 배치된 2개의 집적 회로 칩의 상호접속 상태를 도시한 도면.
제6도는 본 발명에 따른 제5도의 인터페이스 로직용 멀티플렉서(MUX) 래치의 한 실시예의 개략도.
제7도는 본 발명에 따른 제5도의 인터페이스 로직용 MUX 래치의 레벨 센시티브 스캔 디자인(LSSD) 컴플라이언트 실시예의 개략도.
제8도는 본 발명에 따른 제6도의 MUX 래치의 고성능 실시예의 개략도.
제9도는 본 발명에 따른 제7도의 LSD-컴플라이언트 MUX 래치의 고성능 실시예의 개략도.
* 도면의 주요부분에 대한 부호의 설명
10 : 멀티칩 모듈(MCM) 12 : 집적 회로 칩
14,40,50 : 인터포저 기판 16 :지지 캐리어
18 : 상호접속부 20 : I/O 리드
32 : 다층 상호접속 배선 42 : 능동 회로층
52 : 인터페이스 로직 60,62 : 멀티플렉서(MUX) 래치
70,72 : 플립플롭 74,76,84 : 멀티플렉서(MUX)
82 : 시프트 레지스터 래치(SRL)
본 발명은 일반적으로 멀티칩 모듈의 테스팅에 관한 것으로, 특히 집적 회로 칩들의 테스팅 및 이 집적 회로 칩들을 전기적으로 결합시키는 상호접속 배선의 테스팅을 용이하게 하기 위한 집적 테스트 회로를 갖고 있는 멀티칩 모듈에 관한 것이다.
최근 멀티칩 모듈(MCM)에 대해 관심이 급증하고 있는 것은 컴퓨팅의 고속화, 크기/무게/전력의 최소화, 가격의 저렴화에 대한 컴퓨터 산업계의 꾸준한 추구의 발로이다. 이러한 모듈은 이미 고밀도로 집적되어 있는 칩들이 밀접한 간격으로 배치될 수 있게 하고, 게다가 (하이 입력/출력/(I/O)으로) 넓은 데이터 버스를 통해 이 칩들이 상호작용 할 수 있게 하므로, 디바이스 성능을 극적으로 향상시킨다.
이러한 장점들에도 불구하고, MCM에는 주요한 테스팅 난제가 있다. 많은 MCM들은 테스트되어야 할 1백만개 이상의 트랜지스터를 포함할 수 잇다. 더욱 불리한 것은 칩 리드가 직접 프로브(probe)될 수 있는 카드/보드 레벨에서 전통적으로 사용된 테스트 방법을 MCM에 적용할 수 없다는 것이다. 이것은 제품에 대한 테스트가 불완전하거나 테스트 관련 비용이 지나치게 비싸진다는 것을 의미할 수 있다.
테스팅은 이미 전체 생산 가격의 상당한 부분, 아마 50% 정도만큼 많은 부분을 차지한다. 이 비용은 테스트 개발과 관련된 비용, 및 제조된 생산품에 테스트를 적용시킬 때에 드는 비용으로 이루어진다. 대안적으로, 효과적인 테스트를 개발하는데 드는 노력을 줄임으로써 비용을 감축시키는 것은 실제로는 결국 생산가를 상승시키게 되는데, 그 이유는 결함이 있는 전기 부품이 그 당시 끝까지 검출되지 않고 빠져나가서, 보드, 유니트, 또는 시스템 테스트에 의하거나, 또는 심지어 현장에서 사용하는 도중에 제거되어야 하기 때문이다.
일반적으로, 패키징 레벨이 높아질수록 진단 및 수리 비용은 더 비싸진다. 전문가들은 이 비용이 패키징의 각각의 레벨에 대한 10x의 팩터만큼 증가할 것으로 평가하고 있다.
이 방법은 가장 그럴듯한 보수적인 평가 방법으로서, 유니트 또는 시스템 레벨에서 결함이 있는 MCM을 검출하는 것은 MCM 제조 동안에 즉시 결함을 검출하는 것보다 100배 또는 1000배 더 비싸질 수 있다는 것을 의미한다. 그러므로, MCM 테스팅을 향상시키는 것은 멀티칩 모듈 제조자의 수익성에 중요한 것으로 생각될 수 있다.
MCM 테스팅은 반도체 컴퓨터 산업의 다양화 경향으로 인해 더욱 복잡해진다.
구체적으로, 집적 회로 칩 및 MCM 이 동일한 회사에 의해 설계되어 테스트된 종래의 MCM 제조 설비와 달리, 오늘날 MCM 주물 공장(foundry)에서는 테스트된 칩(다이(die))이 공급되고, 이들 다이를 MCM 기판 상에 장착하는 작업만 한다. 이러한 환경에서, 주물 공장은 공급된 다이 내의 내부 회로의 세부 사항에 대해서는 거의 접근하지 못한다. 그러므로, 제조 테스팅 시에 종종 큰 딜레마에 빠진다.
1백만개 정도의 트랜지스터중에 어느 하나라도 결함이 있을 수 있는 것 이외에도, MCM 장착 프로세스는 100% 효과를 보증할 수 없으므로, 테스팅을 통해 검증되어야 한다. 오늘날의 고객들은 매우 우수한 품질 레벨을 요구하기 때문에, 적재되어 있는 백만개 당 결함있는 패키지의 수를 측정하는 것과 같은 테스팅은 엄격해야 한다. 이러한 높은 수준의 테스팅은 칩과 MCM이 동일한 설비에 의해 설계될 경우에도 상당히 어렵지만, 설계와 테스트 패턴을 전매(특허)적인 것으로 생각할 수 있는 반도체 설비에 의해 칩이 설계되어 제조될 경우에는 매우 문제가 될 수 있다.
현재, MCM 테스팅 문제를 해결하는 2가지 중요한 방법이 사용되고 있다. 첫째, MCM 기판의 상부면 위에 금속 패드를 각각의 칩 사이트(site)를 둘러싸도록 배치하는 방법이 있다. 캐리어(carrier) 기판 내의 배선은 이들 패드와, 기판 상에 장착된 각각의 집적회로 칩의 I/O 사이에 전기적인 접속을 제공한다. 패키징의 카드 및 보드 레벨에서 사용된 인-서킷-테스팅(in-circuit-testing)과 유사한 이러한 기술은 웨이퍼 제조 중에 시행된 테스트가 패키징의 MCM 레벨에서 재시행될 수 있게 한다. 불행하게도, 이 방법에는 몇가지 단점이 있다.
첫째, MCM 기판의 상부면 상에 패드를 배치할 공간이 있어야 하므로, MCM의 전체 크기를 상당히 증가시킨다. 이것은 패키지가 차지하는 면적에 영향을 줄 뿐만 아니라, MCM의 칩들 사이의 거리를 증가시킴으로써, MCM 성능을 저하시킨다. 명백하게, 칩 간격을 줄이는 것은 MCM은 중요한 목적/장점이다. 둘째, 장착된 칩들의 신뢰성있는 프로빙(probing), 및 테스팅 동안에 발생된 열의 냉각은 이러한 테스팅을 실행하는 장비가 수 백만 달러의 비용이 들어서 상당히 곤란하다. 마지막으로, MCM 제조 단계에서의 결함이 대부분은 이 프로빙 기술을 사용하여 테스트될 수 없는 비동작 기판 상호접속 회로를 포함할 수 있다.
MCM 테스팅에 관한 두 번째 방법은 각각의 집적 회로 칩을 변경하여 상술된 칩 분리 프로빙의 논리적인 등가물을 제공하는 것이다. 이 방법의 가장 보편적인 예는 IEEE Standard(스탠다드) 114.1(예를 들어, 마운더(Maunder)등의 발명의 명칭이 The Test Access Port and Boundry-Scan Architecture 「1990년 IEEE Computer Society of Press Tutorial, ch. 4, pp.33-49에 개재」 참조)에 기술되어 있다. 바운더리-스캔(boundry-scan)이라고도 부르는 상기 스탠다드에서는 각각의 집적 회로 칩I/O마다 래치를 구비하여, 데이터를 칩 입력 래티 내로 시프트하고, 칩을 클럭한 다음에, 칩을 통해 전달된 상태를 판단하기 위해 칩 출력 래치로부터 데이터를 스프트 아웃함으로써, 칩의 독립적으로 테스트될수 있게 한다. 프로빙 방법과는 대조적으로, 기판 상호접속부는 주어진 칩의 출력에서 데이터를 래치 내로 시프트하고, 칩간(chip-to-chip)데이타 전달을 실행한 다음에, 구동 칩에 의해 공급된 칩의 출력 래치의 내용을 시프트 아웃함으로써 테스트될 수 있어서, 칩들 사이에 적절한 전기적인 연속성이 존재한다는 것을 보장한다.
바운더리-스캔은 집적 회로 칩들이 이러한 테스팅을 수용하도록 설계된 경우에 MCM 테스팅 문제에 효과적인 해결책이다. 그러나, 오늘날의 많은 집적 회로칩들은 칩들이 MCM에 응용할 의도로 만들어지지 않았기 때문에, 또한 IEEE 스탠다드의 도입 이던에 설계되었기 때문에, 상기 스탠다드에 적합하지 않다. 그러므로, 본 발명은 바운더리-스캔 스탠다드에 적합하지 않은 집적 회로 칩으로 설계된 넣은 부류의 MCM을 제시한다.
간단하게 설명하자면, 본 발명은 다수의 집적 회로 칩이 배치되어 전기적으로 접속되는 인터포저 기판을 갖고 있는 멀티칩 모듈을 포함한다. 인터포저 기판내부에는 다수의 집적 회로 칩들 중 적어도 일부 집적 회로 칩에 전기적으로 접속된 반도체 로직 회로가 있다. 반도체 로직 회로는 모듈의 제조에 이어지는 멀티칩 모듈의 테스팅을 용이하게 힌다. 제시된 실시예에서, 로직 회로는 멀티플렉서 (MUX) 래치 또는 시프트 레지스터 래치와 같은 래치의 스캔 스트링을 포함한다.
다른 실시예에 있어서, 본 발명은 멀티 칩 모듈을 제조하는 방법을 포함하는데, 이 방법은 테스트 회로가 내부에 배치되어 있는 반도체 기판을 형성하는 단계; 상호접속 배선이 반도체 기판 내부에 배치된 테스트 회로와 전기적으로 접속하도록 반도체 기판 위에 상호접속 배선을 형성하는 단계; 및 상호접속 배선이 다수의 집적 회로 칩을 상호접속시키고 테스트 회로를 다수의 집적 회로 칩들 중 적어도 일부 집적 회로에 전기적으로 접속시키도록 상호접속 배선 위에 다수의 집적 회로 칩들을 배치하는 단계를 포함한다. 테스트 회로는 다수의 집적 회로 칩의 테스팅을 용이하게 한다.
다시 말하자면, 본 발명은 멀티 칩 모듈의 집적 회로 칩의 MCM 제조 레벨 테스팅을 위해, 그리고 집적 회로 칩들 사이의 상호접속 배선의 테스팅을 위해 MCM의 인터포저 기판 내부에 배치된 테스트 회로를 제공한다. 테스트 능력은 MCM 기능성과 성능에 별로 영향을 미치지 않고 제공된다. 더욱이, 칩 설계를 변경하지 않고 본 발명에 따른 테스팅을 달성할 필요가 있다. 비록 인터포저 기판 내부에 배치되긴 하지만, 능동 테스트 회로는 최소화된다. 본 발명에 따른 MCM칩 테스팅은 패키징의 칩 레벨에서 이용된 기존의 테스팅 방법을 포함한다.
인터포저 기판에 회로를 추가하는 능력을 이용함으로써, 실제로 칩을 위에서부터 접촉시키는데 드는 추가 비용없이, (마치 프로브 패드가 이용된 것처럼) 각각의 집적 회로 칩을 독립적으로 테스트할 수 있다. 게다가, 인터포저 기판 회로는 상호접속 회로의 100% 테스팅을 제공한다. 본 명세서에 설명된 방법은 테스트 능력에 대한 재설계를 강요하지 않고 집적 회로 칩 설계에 기본적으로 투명하고, 다만, 일부 실시예의 경우에는 단일 멀티플렉서에서 신호 전달 지연이 생길 수는 있다.
본 발명의 그밖의 다른 목적, 장점 및 특징은 첨주 도면을 참조한 본 발명의 특정의 양호한 실시예에 대한 다음의 상세한 설명으로부터 더욱 쉽게 이해할 수 있을 것이다.
넓게 생각하며, 본 발명은 MCM 캐리어 기술들 중의 한 기술의 강력한 면, 즉 실리콘-온-실리콘(silicon-on-silicon)을 이용한다.
이 기술에서는, MCM 기판 상호접속부 및 칩 본딩이 실리콘 상호접속 웨이퍼에 의해 제공된다. 본 명세서에서 인터포저 기판(interposer substrate)이라고도 부르는 상호접속 웨이퍼는 반도체 제조 동안에 전개된 동일한 제조 설비를 이용하여 제조될 수 있다. 실제로, 동일한 제조 라인은 반도체 집적 회로 및 및 실리콘 인터포저 기판을 동시에 제조할 수 있다.
본 명세서에 설명된 바와 같이, MCM의 장착된 집적 회로 칩의 테스팅을 가능하게 하는 방법 및 멀티칩 모듈(MCM)이 제시된다. 더욱 구체적으로, 여기서는 실리콘 인터포저 기판 설계는 인터포저 기판 자체의 내부에 배치된 제한된 수의 능동 회로(트랜지스터)를 포함하도록 변경된다. 이들 능동 회로들은 다음과 같은 테스팅하기 위한 수다: (a)각각의 장착된 집적 회로 침; (b) 인터포저 기판의 칩 상호 접속 배선; 및 (c) 본래의 능동 회로 자신들을 제공하도록 설계된다.
제1도는 멀티칩 모듈(MCM; 10)의 한 실시예를 도시한 것으로, 다수의 집적 회로 플립-칩(12)는 인터포저 기판(14)위에 페이스 다운(face down)상태로 배치된다.
이 실시예에서, 기판(14)는 지지캐리어(16)내의 동공(cavity) 내부에 위치한다. 와이어 본드 상호접속부(18)은 인터포저 기판(14)의 일부를 포함하는 다층 상호접속 배선을 통해 집적 회로 칩(12)의 입력/출력(I/O)부에 전기적으로 접속된다. 이와 마찬가지로, 캐리어(16) 내부의 상호접속 배선은 와이어 본드(18)을 멀티칩 모듈의 외주 주변에 배치된 I/O 리드(20)에 전기적으로 결합시킨다. 한 실시예에서 다층 세라믹(MLC) 캐리어를 포함하는 캐리어(16)은 다수의 집적 회로 칩(12)를 멀티칩 모듈 내부에 밀봉하기 위하여 커버(24)가 고정될 수 있는 실링 일(sealing ring : 22)를 갖는다. 제1도로부터 잘 알 수 있는 바와 같이, 대부분의 집적 회로 칩 I/O 는 MCM 패키지 핀(20)으로부터 바로 관측가능/제어 가능한 것은 아니다. 그러므로, 패키지된 집적 회로 칩이 MCM 제조 레벨에서 완전히 테스트될 수 있게 하는 방법 및 MCM 구조가 필요하다.
기존의 실리콘-온-실리콘 MCM 제조 기술은 인터포저 기판 상에 최종적으로 실장된 집적 회로 칩용의 , 그리고 패키지 I/O로의 전기 상호접속망을 함께 정하는 다수 레벨의 배선(32)을 도포하기 위한 기초로서 실리콘 인터포저 기판(30)(제2도)을 사용한다. 예를 들어, 실리콘 이산화물 또는 실리콘 질화물로 이루어지는 분리 층(34)는 실리콘 기판을 그 위에 배치된 다수 레벨의 산호접속 배선(32)로부터 분리시킨다. 그 다음, 배선 레벨들(32)는 도포되고, 예를 들어 폴리이미드에 의해 분리된다. 통상적으로, 다층 상호접속 배선(32)는 VDD 평면, 접지 평면, 및 이들사이에 배치된 다중 산호 평면을 포함할 수 있다. 접합 패드(36) 및 땜납 범프 접속부(38)은 미리 선정된 위치에 배치될 수 있다. 집적 회로 칩은 미리 설계된 땜납 범프 어레이를 통해 인터포저 기판에 전기적으로 결합된다.
본 발명에 따르면, 인터포저 기판 제조 단계 동안에, 상호접속 배선(32)의 형성 이전에 실리콘 웨이퍼 내에 매립 능동 반도체 회로(트랜지스터 이용)를 추가하는 처리 공정이 추가된다. 이러한 방법의 상보 금속 산화물 반도체(CMOS) 실행에 있어서, N채널 금속 산화물 반도체(NMOS) 및 P채널 금속 산화물 반도체(PMOS) 디바이스는 도즈(dose) 주입, 폴리실리콘 피착, 에칭, 포토리소그래피 등의 스탠다드 반도체 프로세스를 통해 생성된다. 이들 중 하나가 대표적으로 제3도에 도시되어 있는데, 능동 회로층(42)는 실리콘 인터포저 기판(40) 내부에 형성되도록 도시되어 있다. 다시, 분리 층(34)는 다층 상호접속 배선(32)를 실리콘 기판으로부터 전기적으로 분리시킨다.
이 제조 방법은 나머지 제조 공정 단계를 최소화시키지만, MCM 상호접속부에 이용할 수 있는 배선 실면적을 감소시킬 수도 있다. 두 번째 옵션으로서, 능동 회로층의 트랜지스터들 사이의 로컬(local) 상호접속부는 다층 상호접속 배선(32)의 VDD 평면 아래에 배치된 나머지 금속 레벨에 의해 제공될 수도 있다. 이러한 배선은 모든 전원 버싱(bussing)(즉, 상호접속 회로의 거의 절반)이 이미 존재하는 넓은 전원 배선 평면으로의 억세스에 의해 제공되기 때문에 최소이다. 클럭킹을 제공하고 매립 회로로의 억세스를 스캔하는 것과 같은 글러벌(global) 배선은 스탠다드(즉, 더 고도한) 배선 평면에 의해 계속 제공된다.
인터포저 기판 내부에 매립된 회로의 형태는 상호접속망의 특성에 기초하여 전용화(personalized) 되어야 한다. 예를 들어, 제4도를 참조하여 설명하자면, 칩 A는 칩 A와 칩 B가 배치된 인터포저 기판(50) 내부에 매립된(본 발명에 따른) 인터페이스 로직(52)를 통해 칩 B를 구동시킨다고 하자. 인터페이스 로직(52)는 회로가 인터포저 기판 내부에 위치하기 때문에 환상(phantom)으로 도시되는데, 이 실시예에서는 칩 A와 B는 기판 위에 위치한다. 본 발명에 따른 인터페이스 로직(52)의 한가지 구현이 제5도에 도시되어 있다.
도시된 바와 같이, 칩간 상호접속망 각각은 칩들 사이에 전기적으로 배치된 MUX 래치(60 또는 62)와 같은 멀티플렉서(MUX)래치를 공급한다. 이들 MUX 래치(60 및 62)는 함께 접속되어 스캔 스트링 또는 시프트 레지스터 스트링을 형성하는데, 데이터는 병렬로 래치되어 하나의 MUX 래치에서 다음 MUX 래치로 스캔 경로를 따라 직렬로 시프트 아웃된다. 래치들의 제어는 셀렉트(SELECT) 신호 및 클럭(CLOCK) 신호를 통해 제공되는데, 이들 두 신호는 MUX 래치(60,62) 등에 공급된다. 제6도를 참조하며, MUX 래치(60)의 한 실시예에서는 2개의 멀티플렉서(74 및 76)과 함께 2개의 에지-트리거식 플립플록(70 및 72)를 포함한다. 동작 상태에 따라, 셀렉트(SELECT) 신호는 MCM 내에서 한 칩에서 다음 칩으로의 정보의 공급을 제어한다. 정상 동작 동안에, 모든 MUX 래치로의 셀렉트(SELECT) 입력은 MUX(74)가 공급(feeding) 칩으로부터 신호를 선택하여 피공급(fed) 칩으로 신호를 바로 공급하도록 설정됨으로써, 멀티칩 모듈의 기능성에 영향을 미치지 않는다.
그러나, 테스트 모드에 있어서, MUX 래치는 제어 및 관측 포트의 역할을 하므로, 멀티칩 모듈 내의 각각의 집적 회로 칩에 대해 테스팅이 개별적으로 실행될 수 있다. 제공된 집적 회로 칩에 대한 스티물리(stimuli)는 셀렉트(SELECT) 라인을 테스트 모드에 설정하고, 클럭(CLOCK) 펄스를 발생시켜 시프트 레지스터 스트링내로 원하는 상태를 스캐닝함으로써 생성된다. 그 다음, 테스트 중인 칩에 대한 시스템 클럭은 테스트 결과각 칩 출력에 나타날 때까지 순환(cycle)된다. 셀렉트(SELECT) 라인은 시스템 모드로 전환되고, 클럭(CLOCK) 펄스는 한번 발생된다. 이것은 데이터를 칩 출력으로부터 MUX 래치(60)으로 구동시킨다. 그 결과적인 상태는 SELECT 라인을 다시 테스트 모드에 두고 기판 클럭을 다시 순환시켜서, 스캔 스트링의 데이터를 시프트 이웃함으로써 결정될 수 있다.
본 분야에 숙련된 기술자들은 여기에 나타낸 인터페이스 로직이 인터포저 기판 내에 매립된 회로량을 최소화시키면서, 여전히 테스팅 관측성 및 제어 가능성을 제공하도록 설계되었다는 것을 제6도로부터 알 것이다. 이것은 기판 내에 회로가 많이 배치될수록 제조 중에 결함이 발생할 기회가 더 많아져서 제조 공정과 관련된 비용을 증가시키기 때문이다.
본 발명에 따른 대안적인 인터포저 기판의 래치 회로의 LSSD-컴플라이언트 버전은 제7도에 도시되어 있다. 시스템 동작 WD에, 셀렉트(SELECT) 입력은 멀티플렉서(MUX)(84)가 공급 칩으로부터 신호를 선택하여 이 신호를 피공급 칩에 바고 공급하도록 설정됨으로써 기능성에 영향을 미치지 않는다.
그러나, 테스트 모드에 있어서, SRL(82)는 제어 포트와 관측 포트로서의 역할을 하여, MCM의 집적 회로 칩에 대해 테스팅이 개별적으로 실행될 수 있다. 주어진 칩에 대한 스티물리는 'A' 클럭(CLOCK)과 'B' 클럭(CLOCK) 펄스를 연속적으로 발생시켜 시프트 레지스터 스트링 내로 원하는 상태를 스캐닝함으로써 생성된다. 클럭'A'와 'B'는 데이터를 한 SRL에서 다음 SRL로 이동시킨다. 테스트 중인 칩에 대한 시스템 클럭은 테스트 결과가 칩 출력에 나타날 때까지 순환된다. 그 다음, 선택 라인은 시스템 모드로 전환되고, 'C' 클럭 펄스는 한번 발생된다. 이것은 데이터를 칩으로부터 SRL내로 구동시킨다. 그 다음, 결과적인 상태는 시프트 'A'와 'B' 클럭 펄스를 발생시킴으로써 결정될 수 있고, 이에 따라 이 스캔 스트링의 데이터를 시프트 아웃한다. 제7도의 MUX 래치 또는 제6도의 실시예를 사용할 것인지의 선택은 십중 팔구 특정 응용에 대한 레벨 센서티브 스캔 디자인(Level Sensitive Scan Design : LSSD) 컴플라이언스의 중요도에 따라 결정될 것이다. 제7도의 실시예에 대한 단점은 4개의 입력, 즉 하나의 셀렉트(SELECT) 입력과 3개의 LSSD 클럭(CLOCK) 입력(A, B, C)가 디자인을 실현하는데 필요하게 된다는 것이다.
특정 응용에 있어서, (제6도에 도시된 바와 같이) 시스템 데이터 경로 내의 멀티플렉서의 존재는 충분히 성능을 저하시켜서 문제를 일으킬수 있다. 이러한 경우에, MUX 래치(60)의 MUX(74)(제6도)는 제8도의 MUX 래치(90)에 나타낸 바와 같이 제거될 수 있다. 제6도의 실시예와 같이, 2개의 에지-트리거식 플립플롭(래치 1 및 래치 2)(94 및 96)이 사용된다. 테스트 모드에 있어서, 데이터는 멀티플렉서(96)으로부터 래치 1(92)에서 수신되는데, 멀티플렉서 자신은 셀렉트(SELECT) 신호에 의해 선택될 때 공급 칩 및 앞의 MUX 래치로부터 데이터를 수신한다. 그러나, 이 실시예에 있어서, 공급 칩으로부터의 데이터는 또한 피공급 칩에 바로 보내진다. 그러므로, 기판 회로는 테스트 모드일 경우에는 공급 래치 상태를 관측할 수 있지만, 피공급 칩을 독립적으로 스티물레이트하는 데는 사용될 수 없다. 제9도는 제8도의 래치 회로의 LSSD-컴플라이언트 버전(100)을 도시한 것이다.
다시 요약하자면, 본 발명은 MCM의 인터포저 기판 내부에 배치된 테스트 회로를 제공하여 멀티칩 모듈의 집적 회로 칩의 MCM 제조 레벨을 테스트하고, 집적 회로 칩들 사이의 상호접속 배선을 테스트한다. 테스트 능력은 MCM 기능성과 성능에 별로 영향을 미치지 않고 제공된다. 또한, 본 발명에 따른 테스팅을 달성하는데 칩 설계를 변경할 필요도 없다. 비록 인터포저 기판 내부에 배치되지만, 능동 테스트 회로는 최소로 된다. 본 발명에 따른 MCM 칩 테스팅은 패키징의 칩 레벨에서 사용된 기존의 테스팅 방법을 유리하게 이용한다.
회로를 인터포저 기판에 추가하는 능력을 이용함으로써, 위에서부터 칩을 실제로 접촉시키는데 드는 추가 비용없이, (마치 프로우브 패드가 이용된 것처럼)각각의 집적 회로 칩을 독립적으로 테스트할 수 있다. 게다가, 인터포저 기판 회로는 상호접속 회로의 100% 테스팅을 제공한다. 여기에 설명된 방법은 테스트 능력에 대한 재설계를 강요하지 않고 집적 회로 칩 설계에 기본적으로 투명하고, 다만, 일부 실시예의 경우에는 단일 멀티플렉서에서 신호 전달 지연이 존재할 수는 있다.
본 발명은 특정의 양호한 실시예에 따라 여기에 상세하게 설명되었지만, 본 분야는 숙련된 기술자들에 의해 여러 가지로 변형 및 수정될 수 있다. 따라서, 첨부된 특허 청구의 범위는 본 발명의 진정한 본질과 범위 내로 드는 그와 같은 모든 변형과 수정을 포함한다.

Claims (24)

  1. 멀티칩 모듈에 있어서, 인터포저(interposer) 기판; 상기 인터포저 기판 상에 배치되고 전기적으로 상호 접속된 다수의 집적 회로 칩; 및 상기 인터포저 기판 내부에 배치되고 상기 다수의 집적 회로 칩들 중 적어도 일부 집적 회로 칩에 전기적으로 접속되어 상기 멀티칩 모듈의 테스팅을 용이하게 하며, 상기 적어도 일부 집적 회로 칩의 소오스(source) 칩으로부터의 입력 신호를 수용하여 상기 적어도 일부의 집적 회로 칩의 목적(destination) 칩에 출력 신호를 공급하기 위한 적어도 하나의 테스트 회로를 포함하는 반도체 로직 회로를 포함하며, 상기 적어도 하나의 테스트 회로는, 입력 신호를 위한 제1입력부, 제2입력부, 및 출력 신호를 위한 출력부를 구비한 제1 멀티플렉서,상기 제1 멀티플렉서의 출력부에 접속된 제1 입력부, 시프트 입력을 수용하기 위한 제2 입력부, 및 출력부를 구비한 제2 멀티플렉서, 및 상기 제2 멀티플렉서의 출력부에 접속된 데이터 입력부와 시프트 출력을 공급하기 위한 출력부를 구비한 래치(latch) 수단을 더 포함하고, 상기 래치 수단의 출력부는, 상기 제1 멀티플렉서의 제1 입력부를 선택함으로써 상기 소오스 칩으로부터의 입력 신호가 상기 래치 수단에 의해 감지될 수 있고, 그리고 상기 제1 멀티플렉서의 제2 입력부를 선택함으로써 상기 목적 칩을 위한 출력 신호가 상기 래치 수단에 의해 공급될 수 있도록 상기 제1 멀티플렉서의 제2 입력부에 결합된 멀티칩 모듈.
  2. 제1항에 있어서, 상기 인터포저 기판은 상호접속 배선(interconnect wiring)을 포함하고, 상기 상호접속 배선은 상기 인터포저 기판 상에 배치된 상기 다수의 집적 회로 칩을 전기적으로 상호접속시키고, 상기 반도체 로직 회로를 상기 다수의 집적 회로 칩들 중 상기 적어도 일부의 집적 회로 칩에 전기적으로 접속시키는 멀티칩 모듈.
  3. 제2항에 있어서, 상기 상호접속 배선은 다수의 칩간(chip-to-chip)상호 접속망을 포함하고, 상기 반도체 로직 회로는 상기 칩간 상호 접속망들 중 적어도 일부의 상호 접속망에 전기적으로 접속되는 멀티칩 모듈.
  4. 제1항에 있어서, 상기 반도체 로직 회로는 상기 다수의 집적 회로 칩들 중 제1 집적 회로 칩의 출력을 관측하기 위한 수단, 및 상기 다수의 집적 회로 칩들중 제2 집적 회로 칩으로의 입력을 제어하기 위한 수단을 포함하고, 상기 제2 집적 회로 칩은 상기 제2 집적 회로 칩이 상기 제1 집적 회로 칩으로부터의 출력을 입력으로서 수신하도록 관련 칩간 상호 접속망을 가로질러 상기 제1 집적 회로 칩에 결합되는 멀티칩 모듈.
  5. 제1항에 있어서, 상기 래치수단은 2개의 래치를 포함하고, 상기 2개의 래치는 에지 트리거식 플립플록(edge-triggered flip-flop)을 포함하는 멀티칩 모듈.
  6. 제1항에 있어서, 상기 래치 수단은 시프트 레지스터 래치를 포함하는 멀티칩 모듈.
  7. 제1항에 있어서, 상기 다수의 집적 회로 칩은 칩간 상호 접속망을 통해 전기적으로 상호 접속되고, 상기 반도체 로직 회로는 상기 칩간 상호 접속망의 적어도 일부의 상호 접속망 상의 신호를 관측하기 위한 수단을 포함하는 멀티칩 모듈.
  8. 제7항에 있어서, 상기 관측 수단은 상기 적어도 일부의 칩간 상호 접속망의 각 칩간 상호 접속망과 관련된 별도의 래치 수단을 포함하는 멀티칩 모듈.
  9. 제8항에 있어서, 상기 래치 수단 각각은 2개의 에지 트리거식 플립플롭을 포함하는 멀티칩 모듈.
  10. 제8항에 있어서, 상기 래치 수단 각각은 LSSD-컴플라이언트(COMPLIANT) 스프트 레지스트 래치를 포함하는 멀티칩 모듈.
  11. 제1항에 있어서, 상기 다수의 집적 회로 칩은 다수의 칩간 상호 접속망을 통해 전기적으로 상호 접속되고, 상기 반도체 로직 회로는 상기 칩간 상호 접속망들 중 적어도 일부의 상호 접속망에 결합된 별도의 래치수단을 포함하며, 상기 별도의 래치 수단들은 함께 결합되어 스캔 스트링(scan string)을 형성하고, 상기 스캔 스트링은 단일 입력부 및 단일 출력부를 가지며, 상기 적어도 일부의 칩간 상호 접속망으로부터의 테스트 신호는 상기 스캔 스트링에서 병렬로 래치된 다음에 상기 스캔 스트링으로부터 직렬로 판독되는 멀티칩 모듈.
  12. 제11항에 있어서, 상기 반도체 로직 회로는 LSSD-컴플라이언트이고, 상기 별도의 래치 수단 각각은 시프트 레지스터 래치를 포함하는 멀티칩 모듈.
  13. 제1항에 있어서, 상기 다수의 집적 회로 칩은 다수의 칩간 상호 접속망을 통해 전기적으로 상호 접속되고, 상기 반도체 로직 회로는 상기 칩간 상호 접속망들 중 적어도 일부의 상호 접속망에 결합된 별도의 래치 수단을 포함하며, 상기 별도의 래치 수단은 함께 결합되어 적어도 2개의 스캔 스트링을 형성하고, 상기 적어도 2개의 스캔 스트링 각각은 단일 입력부 및 단일 출력부를 가지며, 상기 적어도 일부의 칩간 상호 접속망으로부터의 테스트 신호는 상기 적어도 2개의 스캔 스트링에서 병렬로 래치된 다음에 상기 적어도 2개의 스캔 스트링 각각으로부터 직렬로 판독되는 멀티칩 모듈.
  14. 제1항에 있어서, 상기 인터포저 기판용 캐리어(carrier), 및 상기 다수의 집적 회로 칩과 상기 인터포저 기판을 상기 캐리어 내에 밀봉하기 위한 수단을 더 포함하는 멀티칩 모듈.
  15. 멀티칩 모듈을 제조하는 방법에 있어서, (a) 테스트 회로가 내부에 배치되어 있는 반도체 기판을 형성하는 단계; (b) 상호 접속 배선이 상기 반도체 기판 내에 배치된 상기 테스트 회로와 전기적으로 접속하도록 상기 반도체 기판 상에 상호 접속 배선을 형성하는 단계; 및 (c)상기 상호 접속 배선이 다수의 집적 회로 칩을 전기적으로 상호 접속시키고, 상기 테스트 회로를 상기 다수의 집적 회로 칩들 중 적어도 일부의 집적 회로 칩에 전기적으로 접속시키도록 상기 상호 접속 배선 위에 다수의 집적 회로 칩을 배치하는 단계 - 상기 테스트 회로는 상기 다수의 집적 회로 칩의 테스팅을 용이하게 하며, 상기 적어도 일부 집적 회로 칩의 소오스 칩으로부터의 입력신호를 수용하여 상기 적어도 일부의 집적 회로 칩의 목적 칩에 출력 신호를 공급하기 위한 적어도 하나의 테스트 회로를 포함함-를 포함하며, 상기 적어도 하나의 테스트 회로는, 입력 신호를 위한 제1 입력부, 제2 입력부, 및 출력신호를 위한 출력부를 구비한 제1 멀티플렉서, 상기 제1 멀티플렉서의 출력부에 접속된 제1 입력부, 시프트 입력을 수용하기 위한 제2 입력부 및 출력부를 구비한 제2 멀티플렉서, 및 상기 제2 멀티플렉서의 출력부에 접속된 데이터 입력부와 시프트 출력을 공급하기 위한 출력부를 구비한 래치 수단을 더 포함하고, 상기 래치 수단의 출력부는, 상기 제1 멀티플렉서의 제1 입력부를 선택함으로써 상기 소오스 칩으로부터의 입력 신호가 상기 래치 수단에 의해 감지될 수 있고, 그리고 상기 제1 멀티플렉서의 제2 입력부를 선택함으로써 상기 목적 칩을 위한 출력 신호가 상기 래치 수단에 의해 공급될 수 있도록 상기 제1 멀티플렉서의 제2 입력부에 결합된 멀티칩 모듈 제조방법.
  16. 제15항에 있어서, 상기 다수의 집적 회로 칩 배치 단계 (c)에 후속하여 상기 다수의 집적 회로 칩과 상기 상호 접속 배선을 테스팅하는 단계를 더 포함하고, 상기 테스팅은 상기 반도체 기판 내부에 배치된 상기 테스트 회로를 이용하는 멀티칩 모듈 제조방법.
  17. 제15항에 있어서, 상기 반도체 기판 형성 단계 (a)는 실리콘 반도체 기판을 형성하는 단계, 및 래치 스캔 스트링을 포함하도록 내부에 상기 테스트 회로를 배치하는 단계를 포함하는 멀티칩 모듈 제조 방법.
  18. 제15항에 있어서, 상기 제1 및 제2 멀티플렉서는 하나의 선택 신호에 의해 공통적으로 제어되고, 상기 선택 신호는 상기 제1 및 제2 멀티플렉서를 다음의 2가지 모드, 즉 상기 제1 입력들이 각자의 멀티플렉서의 출력부들에 결합된 제1 모드; 및 상기 제2 입력들이 각자의 멀티플렉서의 출력부들에 결합된 제2 모드 중에서 어느 한 모드로 설정하는 멀티칩 모듈 제조 방법.
  19. 제18항에 있어서, 상기 래치 수단은 클럭 신호의 반대 위상들에 의해 제어된 2개의 에지 트리거식 래치를 포함하는 멀티칩 모듈 제조 방법.
  20. 제1항에 있어서, 상기 제1 및 제2 멀티플렉서는 하나의 선택 신호에 의해 공통적으로 제어되고, 상기 선택 신호는 상기 제1 및 제2 멀티플렉서를 다음의 2가지 모드, 즉 상기 제1 입력들이 각자의 멀티플렉서의 출력부들에 결합된 제1모드; 및 상기 제2 입력들이 각자의 멀티플렉서의 출력부들에 결합된 제2 모드중에서 어느 한 모드로 설정하는 멀티칩 모듈.
  21. 제1항에 있어서, 상기 래치 수단은 클럭신호의 반대 위상들에 의해 제어된 2개의 에지 트리거식 래치를 포함하는 멀티칩 모듈.
  22. 멀티칩 모듈에 있어서, 인터포저 기판; 상기 인터포저 기판 상에 배치되고 전기적으로 상호 접속된 다수의 집적 회로 칩; 및 상기 인터포저 기판 내부에 배치되고 상기 다수의 집적 회로 칩들 중 적어도 일부 집적 회로 칩에 전기적으로 접속되어 상기 멀티칩 모듈의 테스팅을 용이하게 하며, 상기 적어도 일부 집적 회로 칩의 소오스 칩으로부터의 입력 신호를 수용하여 상기 적어도 일부의 집적 회로 칩의 목적 칩에 출력 신호를 공급하기 위한 적어도 하나의 테스트 회로를 포함하는 반도체 로직 회로를 포함하며, 상기 적어도 하나의 테스트 회로는, 입력 신호를 위한 제1 입력부, 제2 입력부, 및 출력 신호를 위한 출력부를 구비한 제1 멀티플렉서, 및 적어도 하나의 클럭 입력부, 상기 제1 멀티플렉서의 출력부에 접속된 데이터 입력부, 시프트 입력부, 및 시프트 출력을 공급하기 위한 출력부를 구비한 래치 수단을 더 포함화고, 상기 래치 수단의 출력부는, 상기 제1 멀티플렉서의 제1 입력부를 선택함으로써 상기 소오스 칩으로부터의 입력 신호가 상기 래치 수단에 의해 감지될 수 있고, 그리고 상기 제1 멀티플렉서의 제2 입력부를 선택함으로써 상기 목적 칩을 위한 출력 신호가 상기 래치 수단에 의해 공급될 수 있도록 상기 래치 수단에 의해 공급될 수 있도록 상기 제1 멀티플렉서의 제2 입력부에 결합된 멀티칩 모듈.
  23. 제22항에 있어서, 상기 래치 수단은 LSSD-컴플라이언트 시프트 레지스터 래치를 포함하고, 상기 적어도 하나의 클럭 입력부는 상기 시프트 레지스터 래치를 위한 A, B, 및 C 클럭 입력부를 포함하는 멀티칩 모듈.
  24. 제23항에 있어서, 상기 제1 멀티플렉서의 상기 제1 입력부나 상기 제2 입력부를 선택하기 위하여 선택 신호가 이용되는 멀티칩 모듈.
KR1019950025111A 1994-08-17 1995-08-16 집적 테스트 회로가 인터포저 기판 내부에 배치되어 있는 멀티칩 모듈 및 그 제조 방법 KR0174334B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101110792B1 (ko) * 2009-07-02 2012-03-16 주식회사 하이닉스반도체 반도체 장치 및 그 구동방법
KR101419597B1 (ko) * 2012-11-06 2014-07-14 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0158765B1 (ko) * 1994-09-21 1999-02-01 모리사다 요이치 반도체 집적회로
US5807762A (en) * 1996-03-12 1998-09-15 Micron Technology, Inc. Multi-chip module system and method of fabrication
US5838161A (en) * 1996-05-01 1998-11-17 Micron Technology, Inc. Semiconductor interconnect having test structures for evaluating electrical characteristics of the interconnect
US6060897A (en) * 1997-02-11 2000-05-09 National Semiconductor Corporation Testability method for modularized integrated circuits
US5895978A (en) * 1997-04-02 1999-04-20 International Business Machines Corporation High density signal multiplexing interposer
US6245444B1 (en) 1997-10-02 2001-06-12 New Jersey Institute Of Technology Micromachined element and method of fabrication thereof
US6016256A (en) * 1997-11-14 2000-01-18 The Panda Project Multi-chip module having interconnect dies
US6260163B1 (en) 1997-12-12 2001-07-10 International Business Machines Corporation Testing high I/O integrated circuits on a low I/O tester
DE59915088D1 (de) * 1998-06-16 2009-11-05 Infineon Technologies Ag Einrichtung zur Vermessung und Analyse von elektrischen Signalen eines integrierten Schaltungsbausteins
JP3361472B2 (ja) * 1999-04-02 2003-01-07 松下電器産業株式会社 アナログ・バウンダリ・スキャン対応集積回路装置
US6392428B1 (en) * 1999-11-16 2002-05-21 Eaglestone Partners I, Llc Wafer level interposer
US6464513B1 (en) 2000-01-05 2002-10-15 Micron Technology, Inc. Adapter for non-permanently connecting integrated circuit devices to multi-chip modules and method of using same
US6407566B1 (en) 2000-04-06 2002-06-18 Micron Technology, Inc. Test module for multi-chip module simulation testing of integrated circuit packages
US6812048B1 (en) 2000-07-31 2004-11-02 Eaglestone Partners I, Llc Method for manufacturing a wafer-interposer assembly
US6822469B1 (en) 2000-07-31 2004-11-23 Eaglestone Partners I, Llc Method for testing multiple semiconductor wafers
US6537831B1 (en) * 2000-07-31 2003-03-25 Eaglestone Partners I, Llc Method for selecting components for a matched set using a multi wafer interposer
US6483330B1 (en) 2000-09-11 2002-11-19 Eaglestone Partners I, Llc Method for selecting components for a matched set using wafer interposers
US6815712B1 (en) 2000-10-02 2004-11-09 Eaglestone Partners I, Llc Method for selecting components for a matched set from a wafer-interposer assembly
US6686657B1 (en) * 2000-11-07 2004-02-03 Eaglestone Partners I, Llc Interposer for improved handling of semiconductor wafers and method of use of same
US20020078401A1 (en) * 2000-12-15 2002-06-20 Fry Michael Andrew Test coverage analysis system
US6524885B2 (en) * 2000-12-15 2003-02-25 Eaglestone Partners I, Llc Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques
US20020076854A1 (en) * 2000-12-15 2002-06-20 Pierce John L. System, method and apparatus for constructing a semiconductor wafer-interposer using B-Stage laminates
US6529022B2 (en) * 2000-12-15 2003-03-04 Eaglestone Pareners I, Llc Wafer testing interposer for a conventional package
CN1284082C (zh) * 2001-01-19 2006-11-08 株式会社日立制作所 电子电路装置
US6673653B2 (en) * 2001-02-23 2004-01-06 Eaglestone Partners I, Llc Wafer-interposer using a ceramic substrate
US7045889B2 (en) * 2001-08-21 2006-05-16 Micron Technology, Inc. Device for establishing non-permanent electrical connection between an integrated circuit device lead element and a substrate
US7049693B2 (en) * 2001-08-29 2006-05-23 Micron Technology, Inc. Electrical contact array for substrate assemblies
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US6880118B2 (en) * 2001-10-25 2005-04-12 Sun Microsystems, Inc. System and method for testing operational transmissions of an integrated circuit
US6552529B1 (en) 2001-12-17 2003-04-22 International Business Machines Corporation Method and apparatus for interim assembly electrical testing of circuit boards
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
US20040117374A1 (en) * 2002-12-16 2004-06-17 Hung Lup Cheong Patrick Customized design portfolio integrating IP libraries and technology documents
US20040107197A1 (en) * 2002-11-29 2004-06-03 Shen Yu Yong System, method and user interface allowing customized portfolio management
US7386539B2 (en) * 2002-11-29 2008-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. System, method, and user interface providing customized document portfolio management
US20040107214A1 (en) * 2002-11-29 2004-06-03 Hung Lup Cheong Patrick Customized document portfolio system integrating IP libraries and technology documents
US6839965B2 (en) * 2003-02-06 2005-01-11 R-Tec Corporation Method of manufacturing a resistor connector
JP4353861B2 (ja) 2004-06-30 2009-10-28 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4864306B2 (ja) * 2004-09-27 2012-02-01 富士通セミコンダクター株式会社 半導体装置およびその試験方法
KR100594317B1 (ko) 2005-01-28 2006-06-30 삼성전자주식회사 소비전력이 적은 쉬프트 레지스터 및 상기 쉬프트레지스터의 동작방법
DE102005007580B4 (de) * 2005-02-18 2015-10-29 Infineon Technologies Ag Verfahren zum Testen einer zu testenden Schaltungseinheit, welche Schaltungsuntereinheiten aufweist, und Testvorrichtung zur Durchführung des Verfahrens
KR100790172B1 (ko) * 2005-05-02 2007-12-31 삼성전자주식회사 시스템 인 패키지(ＳｉＰ) 형태로 내장된 내부 롬에 고속프로그램 다운로드를 위한 칩 구현 방법 및 장치
WO2007052344A1 (ja) * 2005-11-02 2007-05-10 Taiyo Yuden Co., Ltd. システムインパッケージおよびソケット
US7394272B2 (en) * 2006-01-11 2008-07-01 Faraday Technology Corp. Built-in self test for system in package
US7701045B2 (en) 2006-04-11 2010-04-20 Rambus Inc. Point-to-point connection topology for stacked devices
US9899312B2 (en) 2006-04-13 2018-02-20 Rambus Inc. Isolating electric paths in semiconductor device packages
US7539913B2 (en) * 2006-07-05 2009-05-26 Via Technologies, Inc. Systems and methods for chip testing
US7788552B2 (en) * 2007-02-08 2010-08-31 International Business Machines Corporation Method to improve isolation of an open net fault in an interposer mounted module
JP5006723B2 (ja) * 2007-07-09 2012-08-22 ルネサスエレクトロニクス株式会社 半導体集積回路装置とそのテスト方法
US7768847B2 (en) 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
JP2010062266A (ja) * 2008-09-02 2010-03-18 Rohm Co Ltd 半導体モジュール
JP5407257B2 (ja) * 2008-10-01 2014-02-05 富士通株式会社 回路試験装置及び回路試験システム
US8384411B2 (en) * 2009-12-18 2013-02-26 Tektronix, Inc. Method and device for measuring inter-chip signals
US8615694B2 (en) 2011-02-07 2013-12-24 Texas Instruments Incorporated Interposer TAP boundary register coupling stacked die functional input/output data
US8880968B2 (en) 2011-04-26 2014-11-04 Texas Instruments Incorporated Interposer having functional leads, TAP, trigger unit, and monitor circuitry
JP2012018173A (ja) * 2011-08-10 2012-01-26 Taiyo Yuden Co Ltd システムインパッケージおよびソケット
JP5017485B2 (ja) * 2011-08-10 2012-09-05 太陽誘電株式会社 システムインパッケージ
WO2013025338A1 (en) * 2011-08-17 2013-02-21 Rambus Inc. Multi-chip package and interposer with signal line compression
WO2013033628A1 (en) 2011-09-01 2013-03-07 Rambus Inc. Testing through-silicon-vias
KR101429347B1 (ko) 2012-08-30 2014-08-12 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
EP2790027B1 (en) 2013-04-08 2017-10-18 Imec Two-step interconnect testing of semiconductor dies
KR101683972B1 (ko) 2014-07-28 2016-12-07 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9911465B1 (en) * 2016-11-08 2018-03-06 Xilinx, Inc. High bandwidth memory (HBM) bandwidth aggregation switch
JP2018170419A (ja) 2017-03-30 2018-11-01 太陽誘電株式会社 電子部品モジュール
JP6689780B2 (ja) * 2017-03-30 2020-04-28 太陽誘電株式会社 電子部品モジュールの製造方法
KR102589222B1 (ko) * 2019-10-31 2023-10-17 정성조 예초기용 스윙보조장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2905294A1 (de) * 1979-02-12 1980-08-21 Philips Patentverwaltung Integrierte schaltungsanordnung in mos-technik mit feldeffekttransistoren
US4441075A (en) * 1981-07-02 1984-04-03 International Business Machines Corporation Circuit arrangement which permits the testing of each individual chip and interchip connection in a high density packaging structure having a plurality of interconnected chips, without any physical disconnection
US4494066A (en) * 1981-07-02 1985-01-15 International Business Machines Corporation Method of electrically testing a packaging structure having n interconnected integrated circuit chips
US4488259A (en) * 1982-10-29 1984-12-11 Ibm Corporation On chip monitor
US4503537A (en) * 1982-11-08 1985-03-05 International Business Machines Corporation Parallel path self-testing system
US4970454A (en) * 1986-12-09 1990-11-13 Texas Instruments Incorporated Packaged semiconductor device with test circuits for determining fabrication parameters
US5173904A (en) * 1987-06-02 1992-12-22 Texas Instruments Incorporated Logic circuits systems, and methods having individually testable logic modules
US4817093A (en) * 1987-06-18 1989-03-28 International Business Machines Corporation Method of partitioning, testing and diagnosing a VLSI multichip package and associated structure
US4855669A (en) * 1987-10-07 1989-08-08 Xilinx, Inc. System for scan testing of logic circuit networks
US5103450A (en) * 1989-02-08 1992-04-07 Texas Instruments Incorporated Event qualified testing protocols for integrated circuits
US5173906A (en) * 1990-08-31 1992-12-22 Dreibelbis Jeffrey H Built-in self test for integrated circuits
US5086558A (en) * 1990-09-13 1992-02-11 International Business Machines Corporation Direct attachment of semiconductor chips to a substrate with a substrate with a thermoplastic interposer
US5172050A (en) * 1991-02-15 1992-12-15 Motorola, Inc. Micromachined semiconductor probe card

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101110792B1 (ko) * 2009-07-02 2012-03-16 주식회사 하이닉스반도체 반도체 장치 및 그 구동방법
US8171358B2 (en) 2009-07-02 2012-05-01 Hynix Semiconductor Inc. Semiconductor device and method for driving the same
KR101419597B1 (ko) * 2012-11-06 2014-07-14 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법

Also Published As

Publication number Publication date
JP3103013B2 (ja) 2000-10-23
US5517515A (en) 1996-05-14
KR960009146A (ko) 1996-03-22
JPH0868832A (ja) 1996-03-12

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