JP4353861B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来の半導体装置としては、例えば特許文献１に記載されたものがある。同文献に記載の半導体装置においては、図４および図５に示すように、シリコン基板１１３の回路面１０２上に絶縁層１１５を介して接続パッド１０４が形成されている。また、シリコン基板１１３には貫通電極１０５が形成されている。これらの接続パッド１０４と貫通電極１０５とは、配線パターン１０３によって互いに接続されている。
特許３０１６９１０号公報
しかしながら、図４の半導体装置においては、動作時に接続パッド１０４とシリコン基板１１３との間に容量が生じる。それゆえ、信号伝達時には、かかる容量に蓄積される電荷を充放電しなければならない。このことは、半導体装置の動作速度の低下につながってしまう。
本発明は、上記課題に鑑みてなされたものであり、高速動作が可能な半導体装置を提供することを目的とする。
上記課題を解決するために、本発明による半導体装置は、第１および第２の貫通電極が設けられた半導体チップを備える半導体装置であって、第１の貫通電極に接続され、半導体チップの第１面上に設けられた第１の接続端子と、第２の貫通電極に接続され、第１面上に設けられた第２の接続端子と、を備え、第１の接続端子は、平面視で第１の貫通電極と重なる位置に設けられており、第２の接続端子は、平面視で第２の貫通電極と重ならない位置に設けられていることを特徴とする。
この半導体装置においては、互いに接続された第１の貫通電極と第１の接続端子とが平面視で重なり合う位置に設けられている。このため、これらの貫通電極と接続端子とで挟まれる領域には実質的に容量が生じない。したがって、第１の接続端子を信号線に接続して用いることにより、信号を高速処理することが可能である。
ここで、接続端子の例としては、例えば接続パッドやバンプ等が挙げられる。また、第１の接続端子は例えば上述のように信号線に接続される端子であり、第２の接続端子は例えば電源またはグランドに接続される端子である。
なお、貫通電極と接続端子とが平面視で重なるとは、それらを基板面に平行な平面に正射影したときの像（以下、投影像という）の少なくとも一部が重なり合うことをいう。
第１および第２の接続端子は、それぞれ複数ずつ設けられており、第２の接続端子の最小配列ピッチは、第１の接続端子の最小配列ピッチよりも小さくてもよい。第１の接続端子が比較的大きなピッチで配列されることにより、隣り合う第１の接続端子間の容量を小さくすることができる。一方、第２の接続端子が比較的小さなピッチで配列されることにより、第１面の単位面積あたりに多くの第２の接続端子を設けることができる。なお、最小配列ピッチとは、上記投影像の重心間距離の最小値をいう。
第２の接続端子は、複数設けられており、第２の接続端子の最小配列ピッチは、第２の貫通電極の最小配列ピッチよりも小さくてもよい。貫通電極の配列ピッチを小さくし過ぎると、貫通電極の形成が困難になる場合がある。この点、かかる構成によれば、貫通電極の配列ピッチを小さくすることなく、半導体チップの第１面において単位面積あたりの第２の接続端子数を増やすことが可能である。
半導体チップは、第１面側に設けられた配線を有し、第２の貫通電極と第２の接続端子とは、配線によって互いに接続されていてもよい。この場合、第２の貫通電極と第２の接続端子とが平面視で重ならない構成を容易に実現することができる。
半導体チップは、第１面側に設けられたトランジスタを有し、第２の貫通電極と第２の接続端子とは、トランジスタを介して互いに接続されていてもよい。あるいは、半導体チップは、シリコン基板を有して構成されているとともに、トランジスタ回路を含んでいなくてもよい。この半導体装置は、例えばシリコンインターポーザとして好適に用いることができる。
上記半導体装置は、第１の貫通電極に接続され、半導体チップにおける第１面と反対側の第２面上に設けられた第３の接続端子と、第２の貫通電極に接続され、第２面上に設けられた第４の接続端子と、を備えていてもよい。このとき、第３の接続端子は、平面視で第１の接続端子と重なる位置に設けられており、第４の接続端子は、平面視で第２の接続端子と重なる位置に設けられていてもよい。この場合、当該半導体チップの第１面側と第２面側とで接続端子の配列パターンが共通するため、それぞれの面上に他の半導体チップ等が積層された構成を容易に実現することができる。
第１および第２の貫通電極は、それぞれ複数ずつ設けられており、第１および第２の貫通電極のうち少なくとも一方は、平面視で斜格子状に配列されていてもよい。貫通電極を斜格子状に配列することにより、正方格子状に配列する場合に比して、最小配列ピッチが同じ場合でも単位面積あたりの貫通電極数を増やすことが可能である。
本発明によれば、高速動作が可能な半導体装置が実現される。
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、半導体チップ１０を備えている。この半導体チップ１０は、単結晶シリコンからなる半導体基板１２と、半導体基板１２上の層間絶縁膜１４とを有して構成されている。半導体基板１２の層間絶縁膜１４と反対側の面は、絶縁膜１６により覆われている。この半導体基板１２には、貫通電極２２（第１の貫通電極）および貫通電極２４（第２の貫通電極）がそれぞれ複数ずつ形成されている。
半導体チップ１０の上面Ｓ１（第１面）上には、接続端子３２（第１の接続端子）および接続端子３４（第２の接続端子）が設けられている。接続端子３２，３４は、それぞれ貫通電極２２，２４と接続されている。これらの接続は、層間絶縁膜１４中に形成された配線４２およびコンタクト４４によって行われている。接続端子３２は、接続パッド３２２と、接続パッド３２２上に設けられたバンプ３２４とから構成されている。同様に、接続端子３４は、接続パッド３４２と、接続パッド３４２上に設けられたバンプ３４４とから構成されている。接続端子３２は例えば信号線に接続される端子であり、接続端子３４は例えば電源またはグランドに接続される端子である。
ここで、接続端子３２は、平面視で貫通電極２２に重なる位置に配置されている。すなわち、接続端子３２および貫通電極２２を半導体基板１２の基板面に平行な平面に正射影すると、両者の投影像は重なり合う。なお、貫通電極２２の断面形状が上記基板面に垂直な方向について一様でない場合、貫通電極２２の接続端子３２側の端面２２ａを上記平面に正射影したときの像を貫通電極２２の投影像と定義する。接続端子３２の断面形状が上記基板面に垂直な方向について一様でない場合についても同様に、接続端子３２の貫通電極２２側の端面３２ａを上記平面に正射影したときの像を接続端子３２の投影像と定義する。本実施形態においては、貫通電極２２と接続端子３２とは平面視で略完全に重なっている。換言すれば、貫通電極２２と接続端子３２との投影像が略一致するように両者の位置関係が設定されている。
一方、接続端子３４は、平面視で貫通電極２４に重ならない位置に配置されている。すなわち、接続端子３４および貫通電極２４を上記基板面に平行な平面に正射影したとき、両者の投影像は重なり合わない。なお、貫通電極２４および接続端子３４の断面形状が一様でない場合の投影像の定義は、それぞれ貫通電極２２および接続端子３２について上述した通りである。
また、接続端子３４の最小配列ピッチは、接続端子３２の最小配列ピッチよりも小さい。ここで、最小配列ピッチとは、上記投影像の重心間距離の最小値をいう。すなわち、接続端子３２の最小配列ピッチは、最近接の２つの接続端子３２についての重心間距離ｄ１により定義され、接続端子３４の最小配列ピッチは、最近接の２つの接続端子３４についての重心間距離ｄ２により定義される。さらに、接続端子３４の最小配列ピッチは、貫通電極２４の最小配列ピッチよりも小さい。
半導体チップ１０には、トランジスタ５０が形成されている。このトランジスタ５０は、ゲート電極５２およびソース・ドレイン領域５４を有して構成されており、貫通電極２４と接続端子３４とを接続する経路中に挿入されている。トランジスタ５０の周囲には、半導体基板１２に形成されたＳＴＩ（シャロートレンチアイソレーション）５６が設けられている。
半導体チップ１０の下面Ｓ２（第２面）上には、貫通電極２２に接続されたバンプ６２と、貫通電極２４に接続されたバンプ６４とが設けられている。バンプ６２およびバンプ６４は、それぞれ貫通電極２２および貫通電極２４と直接に接続されている。
図２を参照しつつ、上述した貫通電極２２，２４の平面配置の一例を説明する。この図に示すように、貫通電極２２および貫通電極２４は、例えば、それぞれ平面視で斜格子状（あるいは千鳥格子状）に配置される。
上記構成の半導体装置１を製造する方法の一例を説明する。まず、半導体基板１２に貫通電極２２，２４およびＳＴＩ５６を形成した後、トランジスタ５０を形成する。次に、半導体基板１２上に層間絶縁膜１４を成膜し、配線４２およびコンタクト４４を形成する。続いて、層間絶縁膜１４上に接続端子３２，３４を形成するとともに、下面Ｓ２上にバンプ６２，６４を形成する。これにより、図１に示す半導体装置１を得る。なお、貫通電極２２，２４、ＳＴＩ５６、トランジスタ５０、配線４２、コンタクト４４、接続端子３２，３４およびバンプ６２，６４の形成には、それぞれ公知の方法を用いればよい。
続いて、半導体装置１の効果を説明する。半導体装置１においては、互いに接続された貫通電極２２と接続端子３２とが平面視で重なり合う位置に設けられている。このため、これらの貫通電極２２と接続端子３２とで挟まれる領域には実質的に容量が生じない。したがって、接続端子３２を信号線に接続して用いた場合、信号を高速処理することが可能である。また、上記領域に容量が生じることは、半導体装置１における消費電力の増大にもつながる。この点、半導体装置１によれば、低消費電力化が可能である。
ところで、特許文献１に記載の半導体装置においては、接続パッド１０４が平面視で貫通電極１０５と重ならない位置に設けられている。かかる接続パッド１０４は、上述の通り、シリコン基板１１３との間で容量を生じさせるため、信号線に接続して用いることは好ましくない。信号の高速処理が妨げられるとともに、消費電力が大きくなってしまうからである。しかしながら、特許文献１に記載の半導体装置においては、図４からわかるように、全ての接続パッド１０４が平面視で貫通電極１０５と重ならない位置に設けられている。それゆえ、かかる接続パッド１０４を信号線に接続して用いざるを得ない。したがって、特許文献１に記載の半導体装置では、高速動作および低消費電力化の何れも達成することができない。
これに対して、半導体装置１、一部の接続端子（接続端子３２）がそれに接続される貫通電極（貫通電極２２）と平面視で重なるように構成されているため、かかる接続端子を信号用として選択的に用いることにより、高速動作および低消費電力化が共に達成される。
特に本実施形態においては、貫通電極２２と接続端子３２とが平面視で略完全に重なっている。したがって、高速処理および低消費電力に関する上述の効果が一層顕著となる。ただし、両者が略完全に重なっていることは必須ではなく、両者の少なくとも一部同士が重なっていればよい。なお、本実施形態においては、貫通電極２２と接続端子３２とは平面視で略等しい面積であるが、両者の当該面積は相違していてもよい。その場合、貫通電極２２と接続端子３２とが平面視で略完全に重なるとは、面積の比較的小さい方の投影像が、面積の比較的大きい方の投影像に完全に含まれる場合をいう。
接続端子３４の最小配列ピッチは、接続端子３２の最小配列ピッチよりも小さい。これにより、接続端子３２が比較的大きなピッチで配列されることにより、隣り合う接続端子３２間の容量を小さくすることができる。これにより、半導体装置１の動作速度を一層向上させるとともに、半導体装置１の消費電力を一層低減させることができる。また、接続端子３２の最小配列ピッチが大きくなれば、それと平面視で重なる位置に存在する貫通電極２２の最小配列ピッチも大きくなる。したがって、貫通電極２２の形成が容易となる。
一方、接続端子３４が比較的小さなピッチで配列されることにより、上面Ｓ１において単位面積あたりに多くの接続端子３４を設けることができる。また、接続端子３４を小さなピッチで配列することにより、接続端子３４と貫通電極２４とを接続する配線４２の配線容量を増大させることができる。したがって、接続端子３４を電源またはグランドに接続される端子として用いた場合、電源のふらつきや電圧降下（IR-Drop）を小さく抑えることができる。
接続端子３４の最小配列ピッチは、貫通電極２４の最小配列ピッチよりも小さい。ところで、貫通電極２４の配列ピッチを小さくし過ぎると、貫通電極２４の形成が困難になる場合がある。この点、かかる構成によれば、貫通電極２４の配列ピッチを小さくすることなく、上面Ｓ１において単位面積あたりの接続端子３４の数を増やすことが可能である。
半導体チップ１０は、上面Ｓ１側に設けられた配線４２を有し、貫通電極２４と接続端子３４とは、配線４２によって互いに接続されている。これにより、貫通電極２４と接続端子３４とが平面視で重ならない構成が容易に実現されている。ただし、貫通電極２４と接続端子３４との接続が配線４２により行われることは必須ではない。
貫通電極２２，２４が平面視で斜格子状に配列されている場合には、正方格子状に配列する場合に比して、最小配列ピッチが同じ場合でも単位面積あたりの貫通電極２２，２４の数を増やすことが可能である。すなわち、貫通電極２２，２４をより密に配置することが可能となる。ただし、貫通電極２２，２４の配列パターンは任意であり、何れか一方のみが斜格子状に配列されていてもよく、何れも斜格子状に配列されていなくてもよい。
（第２実施形態）
図３は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置２は、半導体チップ１０ａを備えている。この半導体チップ１０ａは、半導体基板１２と、半導体基板１２上の層間絶縁膜１４とを有して構成されている。半導体基板１２の層間絶縁膜１４と反対側の面は、絶縁膜１６により覆われている。本実施形態においては、半導体基板１２の裏面にも層間絶縁膜１８が設けられている。半導体基板１２には、半導体装置１と同様に、貫通電極２２，２４がそれぞれ複数ずつ形成されている。また、半導体チップ１０ａの上面Ｓ１上には接続端子３２，３４が設けられており、これらの接続端子３２，３４の構成については半導体装置１におけるものと同様である。
半導体装置２においては、半導体チップ１０ａの下面Ｓ２側の構成が半導体装置１における半導体チップ１０の下面Ｓ２側の構成と相違する。すなわち、半導体チップ１０ａの下面Ｓ２上には、接続端子７２（第３の接続端子）および接続端子７４（第４の接続端子）が設けられている。接続端子７２，７４は、それぞれ貫通電極２２，２４と接続されている。これらの接続は、層間絶縁膜１８中に形成された配線４６によって行われている。ここで、接続端子７２は、平面視で接続端子３２と重なる位置に配置されている。同様に、接続端子７４も、平面視で接続端子３４と重なる位置に配置されている。
なお、半導体装置２のその他の構成については、半導体装置１と同様である。
続いて、半導体装置２の効果を説明する。半導体装置２においても、互いに接続された貫通電極２２と接続端子３２とが平面視で重なり合う位置に設けられている。したがって、高速処理および低消費電力化が可能な半導体装置２が実現されている。
接続端子７２，７４は、平面視でそれぞれ接続端子３２，３４と重なる位置に配置されている。したがって、半導体チップ１０ａの上面Ｓ１側と下面Ｓ２側とで接続端子３２，３４，７２，７４の配列パターンが共通するため、それぞれの面Ｓ１，Ｓ２上に他の半導体チップ等が積層された構成を容易に実現することができる。このため、半導体装置２は、積層型の半導体装置に組み込むのに適している。
本発明による半導体装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては、半導体チップ１０にトランジスタ５０が設けられる構成を示したが、半導体チップ１０にトランジスタ５０を設けない構成としてもよい。この場合、上述の半導体装置１，２は、例えばシリコンインターポーザとして好適に用いることができる。すなわち、本明細書において半導体装置とは、半導体基板上に所定の配線が形成されたものである。したがって、トランジスタが設けられていないものも半導体装置に含まれる。
上記インターポーザは、積層型の半導体装置において、例えばロジックＬＳＩとＤＲＡＭとの間に設けられる。かかる積層型の半導体装置においては、ロジックＬＳＩとＤＲＡＭとの間の導通をインターポーザの貫通電極により行うことができるため、両者間の導通をワイヤボンディング等により行う場合に比して処理速度の向上および低消費電力化等の効果が得られる。
また、上記実施形態においては接続端子３２がそれぞれ接続パッド３２２とバンプ３２４とから構成される例を示したが、接続端子３２は接続パッド３２２およびバンプ３２４のうち何れか一方のみから構成されていてもよい。接続端子３４についても同様である。
本発明による半導体装置の第１実施形態を示す断面図である。 図１の半導体装置に設けられた貫通電極の平面配置の一例を説明するための図である。 本発明による半導体装置の第２実施形態を示す断面図である。 従来の半導体装置を示す斜視図である。 従来の半導体装置を示す断面図である。
符号の説明
１ 半導体装置
１ 半導体装置
１０ 半導体チップ
１０ａ 半導体チップ
１２ 半導体基板
１４ 層間絶縁膜
１６ 絶縁膜
１８ 層間絶縁膜
２２ 貫通電極
２４ 貫通電極
３２ 接続端子
３４ 接続端子
４２ 配線
４４ コンタクト
４６ 配線
５０ トランジスタ
５２ ゲート電極
５４ ソース・ドレイン領域
６２ バンプ
６４ バンプ
７２ 接続端子
７４ 接続端子
３２２ 接続パッド
３２４ バンプ
３４２ 接続パッド
３４４ バンプ

Claims (9)

  1. トランジスタが設けられた半導体基板を貫通する第１および第２の貫通電極、並びに、前記半導体基板上の層間絶縁膜の上に設けられた第１の接続端子および第２の接続端子、を有する半導体チップを備える半導体装置であって、
    前記第１の接続端子は、
    平面視で前記第１の貫通電極と重なる位置に設けられ、
    平面視で前記第１の貫通電極と重なるよう前記層間絶縁膜中に形成される配線、および、前記第１の貫通電極よりも細く、平面視で前記第１の貫通電極と重なるよう前記層間絶縁膜中に形成されるコンタクト、を介して、前記第１の貫通電極と接続されており、
    前記第２の接続端子は、
    平面視で前記第２の貫通電極と重ならない位置に設けられ、
    前記層間絶縁膜中に形成される配線およびコンタクトを介して、前記第２の貫通電極と接続されており、
    前記第１の接続端子と前記第１の貫通電極とを接続する前記配線は、
    当該配線に接続している前記第１の貫通電極以外の貫通電極と平面視で重ならないことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第１および第２の接続端子は、それぞれ複数ずつ設けられており、
    前記第２の接続端子の最小配列ピッチは、前記第１の接続端子の最小配列ピッチよりも小さい半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記第２の接続端子は、複数設けられており、
    前記第２の接続端子の最小配列ピッチは、前記第２の貫通電極の最小配列ピッチよりも小さい半導体装置。
  4. 請求項１乃至３いずれかに記載の半導体装置において、前記半導体チップは、前記第１面側に設けられた配線を有し、
    前記第２の貫通電極と前記第２の接続端子とは、前記配線によって互いに接続されている半導体装置。
  5. 請求項１乃至４いずれかに記載の半導体装置において、
    前記半導体チップは、前記第１面側に設けられたトランジスタを有し、
    前記第２の貫通電極と前記第２の接続端子とは、前記トランジスタを介して互いに接続されている半導体装置。
  6. 請求項１乃至５いずれかに記載の半導体装置において、
    前記第１の貫通電極に接続され、前記半導体チップにおける前記第１面と反対側の第２面上に設けられた第３の接続端子と、
    前記第２の貫通電極に接続され、前記第２面上に設けられた第４の接続端子と、を備える半導体装置。
  7. 請求項６に記載の半導体装置において、
    前記第３の接続端子は、平面視で前記第１の接続端子と重なる位置に設けられており、
    前記第４の接続端子は、平面視で前記第２の接続端子と重なる位置に設けられている半導体装置。
  8. 請求項１乃至７いずれかに記載の半導体装置において、
    前記第１および第２の貫通電極は、それぞれ複数ずつ設けられており、
    前記第１および第２の貫通電極のうち少なくとも一方は、平面視で斜格子状に配列されている半導体装置。
  9. 請求項１乃至８いずれかに記載の半導体装置において、
    前記第１の接続端子は、信号線に接続される端子であり、
    前記第２の接続端子は、電源またはグランドに接続される端子である半導体装置。
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