JP4167684B2 - 半導体集積回路装置とその製造方法及びそのテスト方法 - Google Patents

Description

この発明は半導体集積回路チップのパッド配置に関する。

半導体集積回路チップ内には集積回路が形成されており、その集積回路と外部とのやりとりは、チップ上に設けられたパッドと呼ばれる端子を介し、各種の電気信号により行われる。

現在の集積回路チップの設計においては、パッドが形成されるパッドエリアを特別に設け、パッドエリアを確保した後に、集積回路を構成する回路素子や回路ブロックが配置される回路エリア、および回路素子どうしや回路ブロック部分どうしを電気的に接続する配線が配置される配線エリアが確保されるようになっている。

近時、集積回路チップの機能の複雑化に伴って、回路エリアに比べて、チップ内に占める配線エリアの割合が増加してきた。その解決策として、配線の多層化が推進され、配線が数層にわたって形成されるようになってきた。これにより、配線エリアの増加に伴うチップ面積の増加は、抑制されている。

また、回路エリアにおいては、トランジスタなどの回路素子の微細化技術の進展、必要な回路素子数をより少なくする回路設計、より効率的な回路レイアウトの実現などにより、回路素子数の急速な伸びに比べ、回路エリアの増加は鈍化している。

また、パッドエリアにおいては、ボンディングマシンの高精度化が推進され、パッドサイズは、例えば１００μｍ2 から６０μｍ2 以下まで小さくなってきている。

図１０（Ａ）は、従来の半導体集積回路装置の平面図、図１０（Ｂ）は図１０（Ａ）中のＢ−Ｂ線に沿う断面図である。

図１０（Ａ）に示すように、パッド１１０が配置されるパッドエリア１０２は、半導体基板（チップ）１０１の縁に沿って環状に設定され、回路エリア１０３は、環状のパッドエリア１０２の内側に設定されている。配線エリア（図示せず）は、パッドエリア１０２の中から回路エリア１０３の中にかけて設定される。

図１０（Ｂ）に示すように、回路エリア１０３内の基板１０１には、集積回路を構成するための回路素子が形成される。同図では、回路素子として、ＰＭＯＳ１２１、ＮＭＯＳ１２２が示されている。ＰＭＯＳ１２１およびＮＭＯＳ１２２は、第１層め層間絶縁膜１３１上に形成された、第１層配線１４１を介して互いに直列に接続され、ＣＭＯＳ型のインバータを構成している。このインバータは、出力回路である。第１層配線１４１は、第２層め層間絶縁膜１３２上に形成された、第２層配線１４２に接続されている。第２層配線１４２は、パッドエリア１０２まで延長され、ここで第３層め層間絶縁膜１３３上に形成された、第３層配線１４３に接続されている。第３層配線１４３は、基板１０１の端部に向かって延長されている。第３層配線１４３は、パッドエリア１０２において、第４層め層間絶縁膜１３４上に形成された、第４層配線１４４に接続されている。第４層配線１４４は、基板１０１の端部に向かって延長され、パッドエリア１０２において、第５層め層間絶縁膜１４５上に形成されたパッド１１０に接続されている。

このようにして、回路エリア１０３の基板１０１内に形成された出力回路は、パッドエリア１０２内の層間絶縁膜１４５上に形成されたパッド１１０に、チップ１の縁に向かって階段状に順次形成されたヴィアホール５２〜５５を介して接続されている。

しかし、パッド１１０のサイズが縮小されてきているとはいえ、近年の集積回路の高度機能化、各種機能集積の進展は加速度的である。現在、ボード上で構築されているようなコンピュータシステムまでもが、やがて１つの半導体チップの中に集積されようとしている（システムオンシリコン技術）。

このような状況では、１つの半導体チップに形成されるパッド１１０の数は、加速度に増加していく、と予想される。このため、パッド１１０のサイズの縮小のみによるパッドエリア１０２の面積の増加の抑制は、近く限界に達することが見込まれる。

公知文献としては、特許文献１〜５がある。
特開平 ５−２２６４０４号公報 特開平 ９−１８１１８４号公報 特開昭６３− ７９３４８号公報 特開平 ５− ９０３２８号公報 特開平 ５− ２９４５６号公報

上記のように、集積回路チップの高度機能化やシステムオンシリコン技術の進展により、パッドの数は、今後、加速度的に増加すると予想される。やがて、チップの面積を増加させる主たる要因が、回路エリアや配線エリアの面積増に代わり、パッドエリアの面積増となることが充分に考えられる。

この発明は、パッドの数が増加しても、チップ面積の増加を抑制し得る半導体集積回路装置とその製造方法及びそのテスト方法を提供する。

この発明の第１態様に係る半導体集積回路装置は、半導体集積回路装置を形成する表面の全面を集積回路の回路素子が形成される回路領域と隣接チップとの分離領域で形成し、前記回路領域の上方の全面をパッドの配置領域として使用可能とする構成とした半導体集積回路装置において、前記回路領域に入力回路を形成し、前記配置領域に前記入力回路と対応して電気信号を入力する入力パッドを配置し、前記入力回路上に、順次形成された複数の層間絶縁膜と、前記複数の層間絶縁膜に各々形成された内部配線層とで多層配線構造とし、前記回路領域に形成された入力回路と前記入力パッドを電気的に接続する内部配線層を具備し、前記複数の層間絶縁膜は、前記入力パッドと前記入力回路とを前記内部配線層各々を介して電気的に接続するための開孔部とを備え、最も上層の前記層間絶縁膜に形成される内部配線が、前記入力回路上の入力パッドに電気的に接続される事を特徴とする。

この発明の第２態様に係る半導体集積回路装置は、半導体集積回路装置を形成する表面の全面を集積回路の回路素子が形成される回路領域と隣接チップとの分離領域で形成し、前記回路領域の上方の全面をパッドの配置領域として使用可能とする構成とした半導体集積回路装置において、前記回路領域に出力回路を形成し、前記配置領域に前記出力回路と対応して電気信号を出力する出力パッドを配置し、前記出力回路上に、順次形成された複数の層間絶縁膜と、前記複数の層間絶縁膜に各々形成された内部配線層とで多層配線構造とし、前記回路領域に形成された出力回路と前記出力パッドを電気的に接続する内部配線層を具備し、前記複数の層間絶縁膜は、前記出力パッドと前記出力回路とを前記内部配線層各々を介して電気的に接続するための開孔部とを備え、最も上層の前記層間絶縁膜に形成される内部配線が、前記出力回路上の出力パッドに電気的に接続される事を特徴とする。

この発明の第３態様に係る半導体集積回路装置の製造方法は、半導体集積回路装置を形成する表面の全面を集積回路の回路素子が形成される回路領域と隣接チップとの分離領域で形成し、前記回路領域の上方の全面をパッドの配置領域として使用可能とする構成とした半導体集積回路装置の製造方法であって、前記回路領域に入力回路を形成し、前記配置領域に前記入力回路と対応して電気信号を入力する入力パッドを配置し、前記入力回路上に、順次形成された複数の層間絶縁膜と、前記複数の層間絶縁膜に各々形成された内部配線層とで多層配線構造とし、前記回路領域に形成された入力回路と前記入力パッドを電気的に接続する内部配線層を具備し、前記複数の層間絶縁膜は、前記入力パッドと前記入力回路とを前記内部配線層各々を介して電気的に接続するための開孔部とを備え、最も上層の前記層間絶縁膜に形成される内部配線が、前記入力回路上の入力パッドに電気的に接続される事を特徴とする。

この発明の第４態様に係るテスト方法は、第１、第２の態様に係る半導体集積回路装置をテストするテスト方法であって、ＣＰＵのテスト、ＤＲＡＭのテスト、を同時に並列して行う。

この発明によれば、パッドの数が増加しても、チップ面積の増加を抑制し得る半導体集積回路装置とその製造方法及びそのテスト方法を提供できる。

また、この発明によれば、パッドの数が増加しても、チップ面積の増加を抑制し得る半導体集積回路装置の設計方法を提供できる。

以下、この発明の実施の形態について図面を参照して説明する。

図１（Ａ）は、この発明の第１の実施形態に係る半導体集積回路チップの平面図、図１（Ｂ）は、図１（Ａ）に示すＢ−Ｂ線に沿う断面図である。

図１（Ａ）、（Ｂ）に示すように、Ｐ型シリコン基板１の回路素子が形成される主要な表面は、全て回路エリア２とされている。基板１の主要な表面の上には、第１層め層間絶縁膜３１〜第５層め層間絶縁膜３５が順次形成されている。第１層め層間絶縁膜３１と第２層め層間絶縁膜３２との間には、第１層内部配線４１-1が形成され、第２層め層間絶縁膜３２と第３層め層間絶縁膜３３との間には、第２層内部配線４２-1が形成され、…、第４層め層間絶縁膜３４と最も上層の第５層め層間絶縁膜３５との間には第４層め内部配線４４-1が形成されている。第５層め層間絶縁膜３５の上には、感光性ポリイミド膜３６を介してパッド１０が形成されている。感光性ポリイミド膜３６は、パッド１０に図示せぬワイヤがボンディングされた時の衝撃を緩和する衝撃緩和材である。また、パッド１０は、特に図１（Ａ）に示すように、回路エリア２の上方にオーバーラップして形成されている。

図１（Ｂ）の断面には、回路素子として、ＰＭＯＳ２１、ＮＭＯＳ２２が示されている。第１層め層間絶縁膜３１には、ＰＭＯＳ２１のＰ型ドレイン領域に通じるコンタクトホール５１-1、ＮＭＯＳ２２のＮ型ドレイン領域に通じるコンタクトホール５１-2が形成されている。ＰＭＯＳ２１およびＮＭＯＳ２２のドレインは、これらコンタクトホール５１-1、５１-2を介し、第１層内部配線４１-1によって互いに接続され、さらにＰＭＯＳ２１およびＮＭＯＳ２２のゲートは、図１（Ｂ）の断面には示されない箇所で互いに接続されて、ＣＭＯＳ型のインバータを構成している。このインバータは、出力回路である。図１（Ｃ）はこの出力回路の回路図である。第２層め層間絶縁膜３２には、第１層内部配線４１-1に通じるヴィアホール５２-1が形成され、第２層内部配線４２-1は、ヴィアホール５２-1を介して第１層内部配線４１-1に接続されている。第３層め層間絶縁膜３３には、第２層内部配線４２-1に通じるヴィアホール５３-1が形成され、第３層内部配線４３-1は、ヴィアホール５３-1を介して第２層内部配線４２-1に接続され、同様に、第４層め層間絶縁膜３４には、第３層内部配線４３-1に通じるヴィアホール５４-1が形成され、第４層内部配線４４-1は、ヴィアホール５４-1を介して第３層内部配線４３-1に接続されている。第５層め層間絶縁膜３５および感光性ポリイミド膜３６には、第４層内部配線４４-1に通じるヴィアホール５５-1が形成され、パッド１０は、ヴィアホール５５-1を介して第４層内部配線４４-1に接続されている。このようにして、パッド１０は、出力回路の出力ノード（第１層内部配線４１-1）に電気的に接続される。

また、ヴィアホール５２-1〜５５-1は、出力回路内の回路素子、即ちＰＭＯＳ２１とＮＭＯＳ２２とを素子分離するために基板１に形成されたフィールド絶縁膜５の上方に、出力回路からパッド１０に向かって垂直な方向に配置される。さらにパッド１０は、ＰＭＯＳ２１、ＮＭＯＳ２２、出力回路の出力ノード（第１層内部配線４１-1）の上方に、オーバーラップされる。これらにより、多層配線構造において、出力回路の出力ノード（第１層内部配線４１-1）とパッド１０とを最短距離で接続することができる。

さらに、ヴィアホール５２-1〜５５-1は、出力回路からパッド１０に向かって垂直な方向に順次、互いに重なり合わないように千鳥状にずらされて形成されている。これにより、ヴィアホール５３-1〜５５-1を順次、内部配線４２-1〜４４-1それぞれの平坦な部分に形成でき、ヴィアホール５３-1〜５５-1内の埋め込み不良などの事情を解消でき、多層配線構造において、出力回路の出力ノード（第１層内部配線４１-1）とパッド１０との間の接続不良の発生を抑制することができる。

また、図１（Ｂ）、（Ｃ）には出力回路の例を示したが、入力回路においても、この発明は適用される。

図２（Ａ）は入力回路の断面図である。

図２（Ａ）に示すように、ＰＭＯＳ２４、ＮＭＯＳ２５が示されている。第１層め層間絶縁膜３１にはＰＭＯＳ２４のゲートに通じるコンタクトホール５１-3、ＮＭＯＳ２５のゲートに通じるコンタクトホール５１-4が形成されている。ＰＭＯＳ２４およびＮＭＯＳ２５のゲートは、第１層め層間絶縁膜３１に形成されたコンタクトホール５１-1、５１-2を介し、第１層内部配線４１-2によって互いに接続されている。また、ＰＭＯＳ２４およびＮＭＯＳ２５のドレインは、第１層め層間絶縁膜３１に形成されたコンタクトホール５１-5、５１-6を介し、第１層内部配線４１-3によって互いに接続されている。これにより、入力回路である、ＣＭＯＳ型のインバータを構成している。図２（Ｃ）はこの入力回路の回路図である。第２層め層間絶縁膜３２には、第１層内部配線４１-2に通じるヴィアホール５２-2が形成され、第２層内部配線４２-2は、ヴィアホール５２-2を介して第１層内部配線４１-2に接続されている。第３層め層間絶縁膜３３には、第２層内部配線４２-2に通じるヴィアホール５３-2が形成され、第３層内部配線４３-2は、ヴィアホール５３-2を介して第２層内部配線４２-2に接続され、同様に、第４層め層間絶縁膜３４には、第３層内部配線４３-2に通じるヴィアホール５４-2が形成され、第４層内部配線４４-2は、ヴィアホール５４-2を介して第３層内部配線４３-2に接続されている。第５層め層間絶縁膜３５および感光性ポリイミド膜３６には、第４層内部配線４４-2に通じるヴィアホール５５-2が形成され、パッド１０は、ヴィアホール５５-2を介して第４層内部配線４４-2に接続されている。このようにして、パッド１０は、入力回路の入力ノード（第１層内部配線４１-2）に電気的に接続される。

また、ヴィアホール５２- ２〜５５- ２は、ヴィアホール５２-1〜５５-1と同様に、ＰＭＯＳ２４とＮＭＯＳ２５とを素子分離するフィールド絶縁膜５の上方に、入力回路からパッド１０に向かって垂直な方向に配置され、パッド１０は、ＰＭＯＳ２４、ＮＭＯＳ２５、入力回路の入力ノード（第１層内部配線４１-2）の上方に、オーバーラップされる。

また、ヴィアホール５２-2〜５５-2もまた、ヴィアホール５２-1〜５５-1と同様に、入力回路からパッド１０に向かって垂直な方向に順次、千鳥状に形成される。

このような第１の実施形態によれば、パッド１０を、回路エリア２の上方にオーバーラップさせるので、従来のように回路エリアの周囲に、パッドエリアがない。このため、図１（Ａ）に示すように、この発明が適用されたチップ１は、回路エリア２に形成される回路を従来のチップ１０１と同じとした場合には、従来のチップ１０１に比べて、その面積を小さくすることができる。

また、多層配線構造の場合、従来では、図１０（Ｂ）に示すように、出力回路とパッド１１０との電気的接続経路が、チップ１０１の縁に向かって斜め方向に傾いてしまう。このため、出力回路とパッド１１０とを接続する配線の長さが長くなる事情がある。

これに対して、第１の実施形態では、入力回路／出力回路の上方にパッド１０を配置でき、これらの電気的接続経路を、入力回路／出力回路からパッド１０に向かって垂直な方向に設けることができる。このため、入力回路／出力回路とパッド１０とを接続する配線の長さを短くできる。

現在、半導体集積回路の電源電圧は、回路素子の微細化にしたがって低下する傾向にある。電源電圧を低くすることは、回路素子の微細化に有効である反面、配線長に起因した信号遅延を顕著化させるなど、好ましくない事情も招いている。このような好ましくない事情は、例えば集積回路の特性を十分でないものとし、製品の歩留りを落とす原因となる。

これに対して、第１の実施形態では、入力回路／出力回路とパッド１０との間の配線長を短くできるので、電源電圧を低下させても、図１０（Ｂ）に示したような装置に比べて、配線長に起因する信号遅延による事情を軽減でき、製品の歩留りの低下を抑制することができる。

また、回路エリアの周囲にパッドエリアを設ける従来の構成では、パッド数が多く、パッドエリアを縮小できなかった場合、回路エリア内の回路素子の微細化が達成されたとしても、チップの面積を小さくすることは不可能である。パッドエリアによって、チップの面積が律速されてしまうためである。

これに対して、第１の実施形態では、回路エリア２の上方の全てを、パッド１０を配置するパッドエリアとすることができるので、チップの面積がパッドエリアによって律速される事情を、従来の構成よりも緩和することができる。よって、パッド数が多くなった場合でも、チップの面積を小さくすることが可能となる。

さらに、パッドを多数配置できるので、実使用時に使用されるパッドの他、工場内で使用されるようなパッド、例えばテスト時に使用されるテスト用パッド、あるい不良の解析などを目的として形成されるモニター用パッドなども、チップ面積を増加させずに付加することもできる。

また、ＣＰＵ、ＳＲＡＭ、ＤＲＡＭ、FLASH-ＥＥＰＲＯＭなどを１チップ化してしまう、システムオンシリコン技術では、テスト時間の短縮を図るために、ＣＰＵのテスト、ＳＲＡＭのテスト、ＤＲＡＭのテスト、FLASH-ＥＥＰＲＯＭのテストを同時に並列して行うことも考えられる。このような場合には、実際に使用されるパッドの他、ＣＰＵテスト用、ＳＲＡＭテスト用、ＤＲＡＭテスト用、FLASH-ＥＥＰＲＯＭテスト用のパッドが別途必要である。これは、テスト用パッドの数を爆発的に増加させる。

このような場合に対しても、第１の実施形態では、回路エリア２の上方の全てを、パッド１０を配置するパッドエリアにできるために、パッド数の増加に伴ったチップ面積の増加を抑制しつつ、対応することができる。

また、第１の実施形態では、パッド１０の下に衝撃緩和材を設けているので、テスト時のプローブ針の針圧などによる機械的な衝撃を緩和でき、回路エリア２に形成された回路素子、配線等がダメージを被るおそれも軽減される。

図３、図４はそれぞれこの発明の第２の実施形態に係る半導体集積回路装置の断面図である。図３、図４において、図１（Ｂ）と同一の部分に同じ参照符号を付す。

パッド１０と配線４４-1とのコンタクト抵抗を低減するために、層間絶縁膜３５、ポリイミド膜３６に形成されるヴィアホール５５-1の数を、図３に示すように、５５-1a 、５５-1b の２つとしても良く、また、図４に示すように、５５-1a 、５５-1b 、５５-1c の３つとしても良い。

図５（Ａ）はこの発明の第３の実施形態に係る半導体集積回路装置の平面図、図５（Ｂ）は比較例の平面図である。

第１の実施形態では、パッド１０を、チップ１の主要な表面の上方に、チップ１の全ての辺に沿って配置した。

これを、図５（Ａ）に示すように、パッド１０をチップ１の互いに対向する２辺に沿って配置するようにしても良い。

このようにしても、図５（Ｂ）に示すように、従来では、パッド列に交差する方向のチップ１０１の幅が、“回路エリア１０２の幅ａ１＋パッドエリア１０３の幅ｂ１×２”となるが、この発明によれば、図５（Ａ）に示すように、パッド列に交差する方向のチップ１の幅が“幅ａ１”だけで済み、チップの面積を縮小することができる。

図６（Ａ）はこの発明の第４の実施形態に係る半導体集積回路装置の平面図、図６（Ｂ）は比較例の平面図である。

図６（Ａ）に示すように、パッド１０をチップ１の中心線に沿って配置するようにしても良い。

このようにしても、図６（Ｂ）に示すように、従来では、パッド列に交差する方向のチップ１０１の幅が、“回路エリア１０２の幅ａ２×２＋パッドエリア１０３の幅ｂ１”となるが、この発明によれば、図６（Ａ）に示すように、パッド列に交差する方向のチップ１の幅が、“幅ａ２×２”だけで済む。

図７（Ａ）はこの発明の第５の実施形態に係る半導体集積回路装置の平面図、図７（Ｂ）は比較例の平面図である。

図７（Ａ）に示すように、パッド１０をチップ１の全ての辺に配置する場合、複数の列となるように配置するようにしても良い。また、パッド１０を複数の列で配置する場合には、図７（Ａ）に示すように、千鳥状に配置されることが好ましい。

このようにしても、図７（Ｂ）に示すように、従来では、一つの辺に沿ったチップ１０１の幅が“回路エリア１０２の幅ａ３＋パッドエリア１０３の幅ｂ２×２”、これに交差する方向のチップ１０１の幅が“回路エリア１０２の幅ａ４＋パッドエリア１０３の幅ｂ２×２”となっていたが、この発明によれば、図７（Ａ）に示すように、それぞれ“幅ａ３”、“幅ａ４”だけで済み、チップ面積を縮小させることができる。

図８（Ａ）はこの発明の第６の実施形態に係る半導体集積回路装置の平面図、図８（Ｂ）は比較例の平面図である。

図８（Ａ）に示すように、パッド１０をチップ１の互いに対向する２辺に沿って、複数の列となるように配置するようにしても良い。そして、好ましくは、図８（Ａ）に示すように、千鳥状に配置する。

このようにしても、図８（Ｂ）に示すように、従来では、パッド列に交差する方向のチップ１０１の幅が、“回路エリア１０２の幅ａ１＋パッドエリア１０３の幅ｂ２×２”となるが、この発明によれば、図８（Ａ）に示すように、パッド列に交差する方向のチップ１の幅が“幅ａ１”だけで済み、チップの面積を縮小することができる。

図９（Ａ）はこの発明の第７の実施形態に係る半導体集積回路装置の平面図、図９（Ｂ）は比較例の平面図である。

図９（Ａ）に示すように、パッド１０をチップ１の中心線に沿って、複数の列に配置するようにしても良い。そして、好ましくは、千鳥状に配置する。

このようにしても、図９（Ｂ）に示すように、従来では、パッド列に交差する方向のチップ１０１の幅が、“回路エリア１０２の幅ａ２×２＋パッドエリア１０３の幅ｂ３”となるが、この発明によれば、図９（Ａ）に示すように、パッド列に交差する方向のチップ１の幅が、“幅ａ２×２”だけで済む。

また、第１〜第７の実施形態において、パッド１０と図示せぬリードとは、ボンディングワイヤによって接続する他、パッド１０の上に、導電性バンプ、例えばボール状ハンダなどを形成し、これを介してリードに接続されるようにしても良い。導電性バンプによりパッド１０をリードに接続する方式は、例えば図７〜図９に示すように、パッド１０が互いに近接して複数の列を為している場合、あるいはチップ１の主要な表面の全面上方にパッド１０が配置される場合に、特に有効である。また、このようなパッド配置に有効な接続方式には、導電性バンプの他、多重（多列）ワイヤボンディング方式があり、これが用いられても良い。

また、リードとしては、通常の低抵抗金属薄板からなるリードフレームが使用される他、フレキシブル絶縁性テープ上に低抵抗金属箔からなるリードパターンを形成したＴＡＢテープが使用されても良い。リードフレームを用いる場合には、ボンディングワイヤによる接続が好ましく、ＴＡＢテープを用いる場合には、導電性バンプが好ましい。

また、この発明に係る半導体集積回路装置のパッケージとしては、通常のモールディング樹脂を使用したパッケージの他、ＣＳＰやＰＧＡ、ＢＧＡなども好ましく用いることができる。

また、パッド１０は、これに接続される入力回路や出力回路の上方にオーバーラップさせて配置されたが、他のパッドに接続される入力回路や出力回路の上方にオーバーラップさせても良い。また、パッド１０は、回路エリア２内に形成される入力回路や出力回路以外の回路素子、あるいは回路ブロックにオーバーラップさせても良い。

図１（Ａ）はこの発明の第１の実施形態に係る半導体集積回路装置の平面図、図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面図、図１（Ｃ）は出力回路の回路図。 図２（Ａ）は入力回路の断面図、図２（Ｂ）は入力回路の回路図。 図３はこの発明の第２の実施形態に係る半導体集積回路装置の断面図。 図４はこの発明の第２の実施形態の他の例に係る半導体集積回路装置の断面図。 図５（Ａ）はこの発明の第３の実施形態に係る半導体集積回路装置の平面図、図５（Ｂ）は比較例の平面図。 図６（Ａ）はこの発明の第４の実施形態に係る半導体集積回路装置の平面図、図６（Ｂ）は比較例の平面図。 図７（Ａ）はこの発明の第５の実施形態に係る半導体集積回路装置の平面図、図７（Ｂ）は比較例の平面図。 図８（Ａ）はこの発明の第６の実施形態に係る半導体集積回路装置の平面図、図８（Ｂ）は比較例の平面図。 図９（Ａ）はこの発明の第７の実施形態に係る半導体集積回路装置の平面図、図９（Ｂ）は比較例の平面図。 図１０（Ａ）は従来の半導体集積回路装置の平面図、図１０（Ｂ）は図１０（Ａ）のＢ−Ｂ線に沿う断面図。

符号の説明

１…Ｐ型シリコン基板（半導体チップ）、２…回路エリア、１０…パッド、２１…ＰＭＯＳ、２２…ＮＭＯＳ、２４…ＰＭＯＳ、２５…ＮＭＯＳ、３１〜３５…層間絶縁膜、４１〜４４…内部配線層、５１〜５５…ヴィアホール。

Claims (10)

1. 半導体集積回路装置を形成する表面の全面を集積回路の回路素子が形成される回路領域と隣接チップとの分離領域で形成し、前記回路領域の上方の全面をパッドの配置領域として使用可能とする構成とした半導体集積回路装置において、
   前記回路領域に入力回路を形成し、
   前記配置領域に前記入力回路と対応して電気信号を入力する入力パッドを配置し、
   前記入力回路上に、順次形成された複数の層間絶縁膜と、前記複数の層間絶縁膜に各々形成された内部配線層とで多層配線構造とし、
   前記回路領域に形成された入力回路と前記入力パッドを電気的に接続する内部配線層を具備し、
   前記複数の層間絶縁膜は、前記入力パッドと前記入力回路とを前記内部配線層各々を介して電気的に接続するための開孔部とを備え、
   最も上層の前記層間絶縁膜に形成される内部配線が、前記入力回路上の入力パッドに電気的に接続される事を特徴とする半導体集積回路装置。
2. 半導体集積回路装置を形成する表面の全面を集積回路の回路素子が形成される回路領域と隣接チップとの分離領域で形成し、前記回路領域の上方の全面をパッドの配置領域として使用可能とする構成とした半導体集積回路装置において、
   前記回路領域に出力回路を形成し、
   前記配置領域に前記出力回路と対応して電気信号を出力する出力パッドを配置し、
   前記出力回路上に、順次形成された複数の層間絶縁膜と、前記複数の層間絶縁膜に各々形成された内部配線層とで多層配線構造とし、
   前記回路領域に形成された出力回路と前記出力パッドを電気的に接続する内部配線層を具備し、
   前記複数の層間絶縁膜は、前記出力パッドと前記出力回路とを前記内部配線層各々を介して電気的に接続するための開孔部とを備え、
   最も上層の前記層間絶縁膜に形成される内部配線が、前記出力回路上の出力パッドに電気的に接続される事を特徴とする半導体集積回路装置。
3. 前記入力回路、出力回路の夫々の回路素子をＣＭＯＳ素子で構成した事を特徴とする請求項１乃至請求項２のいずれかに記載の半導体集積回路装置。
4. 前記開孔部は、前記パッドから前記回路領域に配置された各回路に向かって垂直に形成され、最も上層の前記層間絶縁膜に形成される内部配線が、夫々の前記パッドの周辺部に接続される事を特徴とする請求項１乃至請求項３のいずれかに記載の半導体集積回路装置。
5. 前記開孔部は、前記パッドから前記回路領域に配置された各回路に向かって垂直に順次形成され、最も上層の前記層間絶縁膜に形成される内部配線が、夫々の前記パッドの中央部に接続される事を特徴とする請求項１乃至請求項３のいずれかに記載の半導体集積回路装置。
6. 前記開孔部は、前記パッドから前記回路領域に配置された各回路に向かって垂直な方向に形成され、最も上層の前記層間絶縁膜に形成される内部配線が複数あることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体集積回路装置。
7. 前記最も上層の前記層間絶縁膜の上に衝撃緩和材が形成されることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体集積回路装置。
8. 前記回路領域に配置されたＣＰＵ回路、メモリ回路、テスト回路と、前記層間絶縁膜の上に配置され、それぞれ前記回路領域の上方にオーバーラップするＣＰＵテスト用のパッド、メモリテスト用のパッド、テスト用のパッドをさらに備えることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体集積回路装置。
9. 前記請求項８に記載の半導体集積回路装置をテストするテスト方法であって、
   ＣＰＵのテスト、メモリのテストを同時に並列して行うことを特徴とする半導体集積回路装置のテスト方法。
10. 半導体集積回路装置を形成する表面の全面を集積回路の回路素子が形成される回路領域と隣接チップとの分離領域で形成し、前記回路領域の上方の全面をパッドの配置領域として使用可能とする構成とした半導体集積回路装置の製造方法であって、
    前記回路領域に入力回路を形成し、
    前記配置領域に前記入力回路と対応して電気信号を入力する入力パッドを配置し、
    前記入力回路上に、順次形成された複数の層間絶縁膜と、前記複数の層間絶縁膜に各々形成された内部配線層とで多層配線構造とし、
    前記回路領域に形成された入力回路と前記入力パッドを電気的に接続する内部配線層を具備し、
    前記複数の層間絶縁膜は、前記入力パッドと前記入力回路とを前記内部配線層各々を介して電気的に接続するための開孔部とを備え、
    最も上層の前記層間絶縁膜に形成される内部配線が、前記入力回路上の入力パッドに電気的に接続される事を特徴とする半導体集積回路装置の製造方法。

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