JP4731883B2 - ダブルスタックされたbgaパッケージ及び多重スタックされたbgaパッケージ - Google Patents

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Description

本発明は半導体製造装置に係り、特に単位面積当りの実装効率を高めるスタックされたボールグリッドアレイパッケージに関する。

半導体技術の発展に伴って半導体素子が高集積化、高性能化されつつある。半導体素子の容量を高める方法のうち1つは、複数個のチップまたはパッケージを積層して1つの製品に具現することである。このような半導体素子の積層技術は個別半導体チップ自体の大きさが大きくなるにつれて半導体素子の実装密度の向上のために要求される。

積層型半導体素子は、パッケージングされていないチップを複数個積層するチップ積層型素子、または組立工程が終わった複数個のパッケージ素子を積層するパッケージ積層型素子に具現しうる。チップ積層型素子は、チップ状態で電気的特性及び全般的な機能のみを簡単にテストしたチップをパッケージングするが、機能及び性能面で不完全なチップをパッケージングすることにより、高コストのパッケージングの後に性能不良で廃棄される問題点がある。パッケージ積層型素子は複数個のパッケージを垂直方向に積み上げて積層するために3次元積層型半導体素子ともいう。

一方、電子素子の小型軽量化の趨勢にともなって半導体チップパッケージが小さくなるにつれて、半導体チップの高集積化と高性能化によるさらに経済的、且つ信頼性の高いパッケージを開発しようとする努力が続いている。このような努力の一部として半導体チップパッケージも様々な形態に展開されているが、最近ではパッケージの外部電気接続手段を格子配列方式にしたボールグリッドアレイ(Ball Grid Array;以下、BGA)パッケージが主流になっている。このようなBGAパッケージは半導体チップの入出力ピン数の増加に適切に対応し、電気接続部の誘導成分を減らしつつパッケージの大きさを半導体チップレベルの大きさに縮小できるという長所を有する。

図1はパッケージの積層技術をBGAパッケージに適用した従来のスタックされたBGAパッケージを示す図面である。これを参照すれば、下段BGAパッケージ110の上段面にチップ領域外に上段BGAパッケージ120のボール122を連結できるランド112を形成し、下段BGAパッケージ110と上段BGAパッケージ120とがスタックされた構造をなす。このようなスタックされたBGAパッケージ構造は、パッケージの大きさが半導体チップ115及び125よりかなり大きくなって既存CSP(Chip Scale Package)類のBGAには適用し難い。そして、下段BGAパッケージ110と上段BGAパッケージ120間の間隔を維持させるためにボールサイズが大きくなるという短所を有する。

したがって、半導体チップの大きさほどの大きさを維持しつつスタックされるBGAパッケージの存在が必要である。

本発明が解決しようとする課題は、ダブルスタックされたBGAパッケージを提供するところにある。

本発明が解決しようとする他の課題は、多重スタックされたBGAパッケージを提供するところにある。

前記の目的を達成するために、本発明のダブルスタックされたBGAパッケージは、その基板上に第1外部接続端子を有する下段BGAパッケージ、下段BGAパッケージと裏面同士で接着され、かつその基板上に第2外部接続端子を有する上段BGAパッケージ、第1外部接続端子と第2外部接続端子とを連結させる柔軟性基板を備え、下段BGAパッケージは、前記下段BGAパッケージの上面である基板の下に配列され、かつ基板の貫通ホールを通じて第1外部接続端子と連結されるソルダーボール、及び内部的に第1ワイヤを通じて前記ソルダーボールと連結されるチップを備え、上段BGAパッケージは内部的に第2ワイヤを通じて基板及び第2外部接続端子と連結されるチップを備える。

望ましくは、柔軟性基板は第1及び第2外部接続端子を連結させる配線パターン層、及び配線パターン層を絶縁させる柔軟性絶縁層でなる。そして、上段BGAパッケージは基板の下に配列されて第1外部接続端子と連結されるソルダーボールをさらに含む。

前記他の目的を達成するために、本発明のダブルスタックされたBGAパッケージを積層する多重スタックされたBGAパッケージは、下段に配置された第1ダブルスタックされたBGAパッケージ、第1ダブルスタックされたBGAパッケージの上段BGAパッケージの上面である基板上にその下段BGAパッケージのソルダーボールが接着される第2ダブルスタックされたBGAパッケージを備える。

さらに望ましくは、第1ダブルスタックされたBGAパッケージの上段BGAパッケージの上面である基板は、上段BGAパッケージのチップと連結される接続端子が配列される。

本発明によれば、本発明のダブルスタックされたBGAパッケージ及び多重スタックされたBGAパッケージは、全体パッケージの大きさが内蔵されたチップの大きさとほぼ同一でありつつもBGAパッケージをスタックするので、単位面積当りの実装効率が高まる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。

以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同一参照符号は同じ部材を示す。

図2は、本発明の第1実施形態によるダブルBGAパッケージを示す図面である。これを参照すれば、ダブルスタックされたBGAパッケージ200は、下段BGAパッケージ210と上段BGAパッケージ220とがスタックされた構造であり、下段BGAパッケージ210と上段BGAパッケージ220とは、チップ212及び222の裏面(バックサイド面ともいう)同士で接着剤で接着されている。一般的に、上下段BGAパッケージ210及び220内部に含まれているチップ212及び222の半導体デバイスが回路的に設けられている側の面である活性面(アクティブ面ともいう)と同一方向を向いている方がパッケージ210及び220本体の上面になる。

下段BGAパッケージ210は、チップ212と基板214(第1基板)とがワイヤ216を通じて連結される。同様に、上段BGAパッケージ220もチップ222と基板224(第2基板)とがワイヤ226を通じて連結される。チップ212及び222は、中央配列式パッドで構成されてワイヤ216及び226が左右に分布する。下段BGAパッケージ210上面の基板214にはソルダーボール218が形成される。ソルダーボール218が形成された基板214の主要外部表面の周辺領域の反対面にある周辺外部表面には接続端子219が形成される。接続端子219は貫通ホールないし導電性ビア217及びソルダーボール218を通じてワイヤ216と電気的に連結される。上段BGAパッケージ220上面の基板224の主要外部表面にはワイヤ226と電気的に連結される接続端子229が形成される。

下段BGAパッケージ210と上段BGAパッケージ220とは、柔軟性基板230を使用して相互連結される。柔軟性基板230は、柔軟性絶縁層及び配線パターン層(ワイヤリングパターン層)からなり、配線パターン層は、下段BGAパッケージ210の接続端子219と上段パッケージ220の接続端子229とを連結させる接続リードとなる。

本実施形態のダブルスタックされたBGAパッケージ200は、下段BGAパッケージ210の基板214が上段BGAパッケージ220の基板224より若干広く形成されている。これは、上段BGAパッケージ220の上面にはソルダーボールが形成されておらず、上段BGAパッケージ220基板224はチップ222とほぼ同じ大きさで形成され、下段BGAパッケージ210は上面のソルダーボール218によって基板224がチップ212の大きさより大きく形成されるためである。

本実施形態では上段BGAパッケージ220の上面にソルダーボールが形成されていない例を説明しているが、上段BGAパッケージ220の上面にソルダーボールが形成されうることは当業者には明らかである。

図3は、本発明の第2実施形態による多重スタックされたBGAパッケージ300を示す図面である。これを参照すれば、先に図2で説明したダブルスタックされたBGAパッケージ200が積層されている。多重スタックされたBGAパッケージ300下段のダブルスタックされたBGAパッケージ200は図2のダブルスタックされたBGAパッケージ200と同一参照符号で示され、上段のダブルスタックされたBGAパッケージ200aは図2のダブルスタックされたBGAパッケージ200の同一部材の参照番号にa添字を付け加えて示される。

多重スタックされたBGAパッケージ300は、ソルダーボール218、貫通ホール217、下段BGAパッケージ210の接続端子219、柔軟性基板230、そして上段BGAパッケージ220の接続端子229を通じて相互連結される下段のダブルスタックされたBGAパッケージ200のチップ212及び222が、ソルダーボール218a、貫通ホール217a、下段BGAパッケージ210aの接続端子219a、柔軟性基板230a、そして上段BGAパッケージ220aの接続端子229aを通じて相互連結される上段のダブルスタックされたBGAパッケージ200aのチップ212a及び222aと相互連結される。

図4で説明される多重スタックされたBGAパッケージ400は、3個のスタックBGAパッケージ200、200a、200bが図3で説明された方式で順次スタックされている。図4で、上段スタックされたBGAパッケージ200a及び200bは内部ソルダーボールのアレイまたは他の導電性連結構造を通じて下側にスタックされたBGAパッケージ200と電気的に、且つ機械的に連結されている。スタックされたBGAパッケージの最下段部には、多重スタックされたBGAパッケージを回路ボードまたは他の基板(図示せず)に装着できるように外部ソルダーボールのアレイまたは他の導電性連結構造が配置される。

したがって、本発明の図2のダブルスタックされたBGAパッケージ200、そして図3及び図4の多重スタックされたBGAパッケージ300及び400は、全体パッケージの大きさが内蔵されたチップ212、222、212a、222aの大きさとほぼ同一でありつつもBGAパッケージをスタックするので、単位面積当りの実装効率が高まる。

本発明は図面に図示された一実施形態を参考に説明されたが、これは例示にすぎず、当業者であればこれより多様な変形及び均等な他の実施形態が可能であるという点は理解できるであろう。したがって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想により決まらなければならない。

本発明のダブルスタックされたBGAパッケージ及び多重スタックされたBGAパッケージは単位面積当りの実装効率を高めるパッケージに適用される。

従来のスタックされたBGAパッケージを示す図面である。 本発明の第1実施形態によるダブルスタックされたBGAパッケージを示す図面である。 本発明の第2実施形態による多重スタックされたBGAパッケージを示す図面である。 本発明の第3実施形態による多重スタックされたBGAパッケージを示す図面である。

符号の説明

200 ダブルスタックされたBGAパッケージ
210 下段BGAパッケージ
212、222 チップ(第1、第2半導体チップ)
214 下段BGAパッケージ上面の基板(第1基板)
216、226 ワイヤ
217 貫通ホール
218 ソルダーボール(第1外部コンタクト)
219 下段BGAパッケージの接続端子(第1外部接続端子)
220 上段BGAパッケージ
224 上段BGAパッケージの基板(第2基板)
229 上段BGAパッケージの接続端子(第2外部接続端子)
230 柔軟性基板

Claims (12)

  1. ダブルスタックされたBGAパッケージにおいて、
    第1基板と、該第1基板に積層されて第1アクティブ面及び第1バックサイド面を有する第1半導体チップとを含み、前記第1基板の周辺部上に第1外部接続端子を有する下段BGAパッケージと、
    第2基板と、該第2基板に積層されて第2アクティブ面及び第2バックサイド面を有する第2半導体チップとを含み、前記第2基板上に第2外部接続端子を有し、前記第1バックサイド面と前記第2バックサイド面とが相互接着される上段BGAパッケージと、
    前記第1外部接続端子と前記第2外部接続端子とを連結させる柔軟性基板と、を備え、
    前記第1半導体チップ、第2半導体チップ、第2基板はほぼ同じ大きさに形成され、
    前記第1基板は、前記第1半導体チップ、第2半導体チップ、第2基板より大きく形成されることを特徴とするスタックBGAパッケージ。
  2. 前記スタックBGAパッケージは、
    前記第1基板は、主要外部表面及び前記主要外部表面の周辺領域の反対側に小さい周辺外部表面を有し、前記第1外部接続端子が前記小さい周辺外部表面に配列され、
    前記第2基板は、前記第2外部接続端子が配列される主要外部表面を有することを特徴とする請求項1に記載のスタックBGAパッケージ。
  3. 前記スタックBGAパッケージは、
    前記第1バックサイド面と第2バックサイド面間に接着層が形成されることを特徴とする請求項1に記載のスタックBGAパッケージ。
  4. 前記接着層は、
    導電性があって前記第1半導体チップと前記第2半導体チップ間に電気的な連結を提供することを特徴とする請求項3に記載のスタックBGAパッケージ。
  5. 前記スタックBGAパッケージは、
    前記第1基板の前記主要外部表面に配列される多数個の第1外部コンタクトをさらに備え、
    前記第1外部コンタクトが該当する前記第1外部端子それぞれと電気的に連結されることを特徴とする請求項1に記載のスタックBGAパッケージ。
  6. 前記スタックBGAパッケージは、
    前記第1外部コンタクトと前記該当する第1外部端子とを連結させるために前記第1基板の周辺部を通じて形成された多数個の導電性ビアをさらに備えることを特徴とする請求項5に記載のスタックBGAパッケージ。
  7. 前記第1外部コンタクトは、
    ソルダーボール、ソルダーバンプ、及びソルダーパターンで構成されるグループから選択されることを特徴とする請求項6に記載のスタックBGAパッケージ。
  8. 前記スタックBGAパッケージは、
    前記第1アクティブ表面に配列されたボンディングパッドと前記第1基板上に配列されたボンディング領域間に電気的な連結を提供する多数個の第1ボンディングワイヤと、
    前記第2アクティブ表面に配列されたボンディングパッドと前記第2基板上に配列されたボンディング領域間に電気的な連結を提供する多数個の第2ボンディングワイヤと、をさらに備えることを特徴とする請求項5に記載のスタックBGAパッケージ。
  9. 前記スタックBGAパッケージは、
    前記第1ボンディングワイヤの上を覆う第1保護層と、
    前記第2ボンディングワイヤの上を覆う第2保護層と、をさらに備えることを特徴とする請求項8に記載のスタックBGAパッケージ。
  10. 前記柔軟性基板は、
    前記第1外部端子と第2外部端子間に電気的な連結を提供するワイヤリングパターン層と、
    前記ワイヤリングパターン層を絶縁させる柔軟性絶縁層と、を備えることを特徴とする請求項1に記載のスタックBGAパッケージ。
  11. 請求項5による第1及び第2ダブルスタックされたBGAパッケージを備え、前記第2ダブルスタックされたBGAパッケージが前記第1ダブルスタックされたBGAパッケージの上にスタックされる多重スタックされたBGAパッケージにおいて、
    前記第1ダブルスタックされたBGAパッケージの前記第2基板の前記主要外部表面上に提供されるボールランディングパッドと、
    前記第2ダブルスタックされたBGAパッケージの前記第1基板の前記主要外部表面上に提供される前記第1外部コンタクトと、を備え、
    前記第1外部コンタクトが該当する前記ボールランディングパッドとの電気的な接触のために配列されることを特徴とする多重スタックBGAパッケージ。
  12. 請求項1による第1及び第2ダブルスタックされたBGAパッケージを備え、前記第2ダブルスタックされたBGAパッケージが前記第1ダブルスタックされたBGAパッケージ上にスタックされる多重スタックされたBGAパッケージにおいて、
    前記第2ダブルスタックされたBGAパッケージの前記第1基板の前記主要外部表面上に提供されるボールランディングパッドと、
    前記第1ダブルスタックされたBGAパッケージの前記第2基板の前記主要外部表面上に提供される前記第1外部コンタクトと、を備え、
    前記第1外部コンタクトが該当する前記ボールランディングパッドとの電気的な接触のために配列されることを特徴とする多重スタックBGAパッケージ。
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Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205647B2 (en) * 2002-09-17 2007-04-17 Chippac, Inc. Semiconductor multi-package module having package stacked over ball grid array package and having wire bond interconnect between stacked packages
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US7064426B2 (en) * 2002-09-17 2006-06-20 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages
KR100546374B1 (ko) * 2003-08-28 2006-01-26 삼성전자주식회사 센터 패드를 갖는 적층형 반도체 패키지 및 그 제조방법
CN101053079A (zh) 2004-11-03 2007-10-10 德塞拉股份有限公司 堆叠式封装的改进
US20080203552A1 (en) * 2005-02-15 2008-08-28 Unisemicon Co., Ltd. Stacked Package and Method of Fabricating the Same
US7364945B2 (en) * 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
TWI423401B (zh) * 2005-03-31 2014-01-11 Stats Chippac Ltd 在上側及下側具有暴露基底表面之半導體推疊封裝組件
US7429787B2 (en) * 2005-03-31 2008-09-30 Stats Chippac Ltd. Semiconductor assembly including chip scale package and second substrate with exposed surfaces on upper and lower sides
US7429786B2 (en) * 2005-04-29 2008-09-30 Stats Chippac Ltd. Semiconductor package including second substrate and having exposed substrate surfaces on upper and lower sides
US7354800B2 (en) 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7582960B2 (en) * 2005-05-05 2009-09-01 Stats Chippac Ltd. Multiple chip package module including die stacked over encapsulated package
US7394148B2 (en) 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
SG130055A1 (en) 2005-08-19 2007-03-20 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
SG130066A1 (en) 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
JP5522561B2 (ja) * 2005-08-31 2014-06-18 マイクロン テクノロジー, インク. マイクロ電子デバイスパッケージ、積重ね型マイクロ電子デバイスパッケージ、およびマイクロ電子デバイスを製造する方法
KR100791576B1 (ko) * 2005-10-13 2008-01-03 삼성전자주식회사 볼 그리드 어레이 유형의 적층 패키지
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US8012867B2 (en) * 2006-01-31 2011-09-06 Stats Chippac Ltd Wafer level chip scale package system
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US7435619B2 (en) * 2006-02-14 2008-10-14 Stats Chippac Ltd. Method of fabricating a 3-D package stacking system
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
SG139573A1 (en) * 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
US20080029884A1 (en) * 2006-08-03 2008-02-07 Juergen Grafe Multichip device and method for producing a multichip device
SG149726A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods
JP2009038142A (ja) * 2007-07-31 2009-02-19 Elpida Memory Inc 半導体積層パッケージ
SG150396A1 (en) 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
US8124451B2 (en) 2007-09-21 2012-02-28 Stats Chippac Ltd. Integrated circuit packaging system with interposer
JP2010140981A (ja) * 2008-12-10 2010-06-24 Elpida Memory Inc チップ構造、チップ積層構造、半導体パッケージ構造、およびメモリ。
US8106498B2 (en) * 2009-03-05 2012-01-31 Stats Chippac Ltd. Integrated circuit packaging system with a dual board-on-chip structure and method of manufacture thereof
US8580609B2 (en) 2009-06-30 2013-11-12 Intel Corporation Semiconductor device with embedded interconnect pad
JP5543770B2 (ja) * 2009-12-22 2014-07-09 株式会社ジャムコ 航空機用ギャレーのコントロールシステム
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9601374B2 (en) * 2015-03-26 2017-03-21 Micron Technology, Inc. Semiconductor die assembly
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3180758B2 (ja) * 1998-04-13 2001-06-25 住友金属工業株式会社 積層可能な半導体装置とこれらの半導体装置モジュール
KR20000056804A (ko) 1999-02-26 2000-09-15 윤종용 적층형 볼 그리드 어레이 패키지
JP2001077294A (ja) * 1999-09-02 2001-03-23 Nec Corp 半導体装置
KR20010068513A (ko) 2000-01-06 2001-07-23 윤종용 윈도우가 구비된 회로기판을 포함하는 적층 칩 패키지
KR100623317B1 (ko) 2000-10-25 2006-09-11 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR20020060311A (ko) 2001-01-10 2002-07-18 윤종용 적층 칩 패키지와 그 제조 방법
SG106054A1 (en) * 2001-04-17 2004-09-30 Micron Technology Inc Method and apparatus for package reduction in stacked chip and board assemblies
KR20030012192A (ko) 2001-07-31 2003-02-12 주식회사 심텍 다이 적층형 윈도우 칩 스케일 패키지
TW513791B (en) * 2001-09-26 2002-12-11 Orient Semiconductor Elect Ltd Modularized 3D stacked IC package
JP4454896B2 (ja) * 2001-09-27 2010-04-21 シャープ株式会社 仮想接地型不揮発性半導体記憶装置
US6555917B1 (en) * 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
US6770822B2 (en) * 2002-02-22 2004-08-03 Bridgewave Communications, Inc. High frequency device packages and methods
JP2003318361A (ja) * 2002-04-19 2003-11-07 Fujitsu Ltd 半導体装置及びその製造方法
WO2004034433A2 (en) * 2002-10-08 2004-04-22 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
KR100604821B1 (ko) * 2003-06-30 2006-07-26 삼성전자주식회사 적층형 볼 그리드 어레이 패키지 및 그 제조방법
KR100524975B1 (ko) * 2003-07-04 2005-10-31 삼성전자주식회사 반도체 장치의 적층형 패키지

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