KR20100069367A - 테스트 커버리지 개선을 위한 회로 및 테스트 커버리지가 개선된 반도체 메모리 장치 - Google Patents

테스트 커버리지 개선을 위한 회로 및 테스트 커버리지가 개선된 반도체 메모리 장치 Download PDF

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Abstract

범프 패드에 연결된 복수의 데이터 출력 드라이브와 그 데이터 출력 드라이브의 출력단에 연결된 복수의 데이터 입력 버퍼를 포함하는 반도체 메모리 장치에 있어서의 테스트 커버리지 확장을 위한 회로는, 테스트 신호를 수신하고, 테스트 모드시 활성화되어, 테스트 신호에 소정의 처리를 가하여 복수의 데이터 출력 드라이브 중 테스트 시작 드라이브로서 설정되는 데이터 출력 드라이브에 인가하는 제1 확장 유닛과, 대응하는 데이터 입력 버퍼의 출력단에 입력단이 연결되고 대응하는 데이터 출력 드라이브의 입력단에 출력단이 연결되며, 테스트 모드시 활성화되어, 대응하는 데이터 입력 버퍼로부터 수신한 테스트 신호에 소정의 처리를 가하여 대응하는 데이터 출력 드라이버로 출력하는 복수의 개재(介在) 확장 유닛과, 복수의 데이터 입력 버퍼 중 테스트 종료 버퍼로서 설정되는 데이터 입력 버퍼의 출력단에 입력단이 연결되며, 테스트 모드시 활성화되어, 테스트 종료 버퍼로부터의 테스트 신호에 소정의 처리를 가하여 테스트 패드로 출력하는 제2 확장 유닛을 포함한다.
Figure P1020080128034
반도체 메모리 장치, 테스트, 인버터, 범프.

Description

테스트 커버리지 개선을 위한 회로 및 테스트 커버리지가 개선된 반도체 메모리 장치{CIRCUIT FOR IMPROVING TEST COVERAGE AND SEMICONDUCTOR MEMORY DEVICE HAVING IMPROVED TEST COVERAGE}
본 발명은, 반도체 메모리 장치에 관한 것이며, 상세하게는, 테스트 커버리지 개선을 위한 회로 및 개선된 테스트 커버리지를 갖는 반도체 메모리 장치에 관한 것이다.
집적 회로는 통상 웨이퍼라는 원형 기판 상에 형성된다. 한 장의 웨이퍼에는 직사각형 혹은 사각형의 장치(다이(die)라고도 함)들을 수백 개 형성할 수 있다. 웨이퍼 상의 반도체 메모리 장치들을 분리하기에 앞서, 테스트를 실행하여 반도체 메모리 장치에 기능적 결함이 있는지 여부를 판정하게 된다. 이를 웨이퍼 레벨 테스트라 한다.
웨이퍼 레벨 테스트는 전용 테스트 패드를 이용하여 메모리 내의 셀과 일부 논리 회로를 저주파수에서 테스트하는 것이다. 웨이퍼 레벨 테스트 방법 중 하나 는, 웨이퍼 상의 각 장치를 장치 패드들에서 프로빙(probing)하는 방법이다. 또, 이 방법에서는, 프로브에 연결된 테스터가 반도체 메모리 장치에 결함이 있는지 여부를 판정한다.
기타 웨이퍼 상의 반도체 메모리 장치를 테스트하는 방법으로는, 반도체 메모리 장치 상에 있는 내장형 셀프 테스트 회로를 이용하여 반도체 메모리 장치를 테스트하는 방법과, 테스트 프로브 지점, 테스트 엑세스 도전체, 및/또는 테스트 회로를 위해 장치 간의 스크라이브 레인(scribe lane)을 넓히는 방법과, 웨이퍼 상의 반도체 메모리 장치에 테스트 회로를 구비한 상부 반도체 층을 가공하고 그 상부 반도체 층을 웨이퍼 상의 장치의 패드에 연결하는 방법이 있다.
그러나, 반도체 메모리 장치의 노멀 모드시의 데이터 경로와 테스트 모드시의 데이터 경로의 차로 인해, 범프 패드에 연결된 일부 논리 회로는 웨이퍼 레벨 테스트 방법으로 테스트하기 어렵게 된다.
반도체 메모리 장치의 테스트는, 반도체 메모리 장치를 소정의 유닛(예를 들어, CPU 등)과 조립한 후에(즉, 어셈블리 공정 후에), 실행될 수도 있다. 이 경우, 패키지 내의 반도체 메모리 장치를 범프 패드를 통해 테스트할 수 있다. 그러나, 어셈블리 공정 이후의 테스트 시에도, 반도체 메모리 장치의 노멀 모드시의 데이터 경로와 테스트 모드시의 데이터 경로의 차로 인해, 일부 논리 회로에 대해서는 테스트가 어렵다.
[일반적인 반도체 메모리 장치]
도 1을 참조하여, 일반적인 플립 칩 내의 반도체 메모리 장치의 구성에 대하여 설명한다. 일반적으로, 반도체 메모리 장치(10)는 적어도 하나의 뱅크는 갖는 메모리 셀 어레이(11)를 포함한다. 반도체 메모리 장치(10)는, 테스트 모드시 활성화되는 데이터 입력 버퍼(12), 데이터 입력 멀티플렉서(13), 데이터 입력 드라이브(14), 글로벌 입출력 드라이브(15), 입출력 센스 앰플리파이어(16), 데이터 출력 멀티플렉서(17), 비교기(18), 데이터 출력 드라이브(19), 데이터 입력 버퍼(21), 데이터 출력 버퍼(22), 데이터 출력 드라이브(23) 등을 포함한다. 이 구성에서, 노멀 모드에서의 데이터 입출력 경로와 테스트 모드에서의 데이터 입출력 경로는 다소 차이가 있다. 구체적으로 설명하면, 노멀 모드에서는, 메모리 셀 어레이(11)에 데이터를 기록하기 위해서, 범프 패드(BP)에 연결된 데이터 입력 버퍼(21), 데이터 입력 멀티플렉서(21), 데이터 입력 드라이브(14), 글로벌 입출력 드라이브(15)가 이용된다. 노멀 모드시, 메모리 셀 어레이(11)에 저장된 데이터를 판독하는 데에는, 입출력 센스 앰플리파이어(16), 데이터 출력 멀티플렉서(17), 데이터 출력 버퍼(22), 데이터 출력 드라이브(23)가 이용된다. 한편, 테스트 모드에서는, 테스트 패드(TP)에 연결된 데이터 입력 버퍼(12), 데이터 입력 멀티플렉서(13), 데이터 입력 드라이브(14), 글로벌 입출력 드라이브(15)를 이용하여 메모리 셀 어레이(11)에 데이터를 기록한 후, 메모리 셀 어레이(11)에 저장된 데이터를 판독하여 입출력 센스 앰플리파이어(16)와 데이터 출력 멀티플렉서(17)를 통해 비교기(18)로 출력하고, 입력 데이터와 출력 데이터의 비교 결과를 데이터 출력 드라이브(19)로 출력한다. 상기한 구성에서는, 노멀 모드시의 데이터 입출력 경로와 테스트 모드 시의 데이터 입출력 경로와의 차이로 인해, 노멀 모드에서만 이용되는 회로 구성 요소들, 즉, 데이터 입력 버퍼(21), 데이터 출력 버퍼(22) 및 데이터 출력 드라이브(23)에 대한 결함 유무는 테스트되지 않는다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 노멀 모드시의 기록 경로 중 적어도 일부를 테스트 모드시에 이용하여 테스트 커버리지를 개선하기 위한 회로와, 개선된 테스트 커버리지를 갖는 반도체 메모리 장치와, 그러한 반도체 메모리 장치를 포함하는 칩을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 제1 양태에 따른, 범프 패드에 연결된 복수의 데이터 출력 드라이브와 상기 데이터 출력 드라이브의 출력단에 연결된 복수의 데이터 입력 버퍼를 포함하는 반도체 메모리 장치에 있어서의 테스트 커버리지 확장을 위한 회로는, 상기 테스트 신호를 수신하고, 테스트 모드시 활성화되어, 상기 테스트 신호에 소정의 처리를 가하여 상기 복수의 데이터 출력 드라이브 중 테스트 시작 드라이브로서 설정되는 데이터 출력 드라이브에 인가하는 제1 확장 유닛과, 대응하는 데이터 입력 버퍼의 출력단에 입력단이 연결되고 대응하는 데이터 출력 드라이브의 입력단에 출력단이 연결되며, 상기 테스트 모드시 활성화되어, 상 기 대응하는 데이터 입력 버퍼로부터 수신한 상기 테스트 신호에 소정의 처리를 가하여 상기 대응하는 데이터 출력 드라이버로 출력하는 복수의 개재(介在) 확장 유닛과, 상기 복수의 데이터 입력 버퍼 중 테스트 종료 버퍼로서 설정되는 데이터 입력 버퍼의 출력단에 입력단이 연결되며, 상기 테스트 모드시 활성화되어, 상기 테스트 종료 버퍼로부터의 상기 테스트 신호에 소정의 처리를 가하여 테스트 패드로 출력하는 제2 확장 유닛을 포함함을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 제2 양태에 따른 반도체 메모리 장치는, 테스트 패드에 연결되며, 테스트 모드시 기록 신호를 출력하는 제1 데이터 입력 버퍼와, 상기 제1 데이터 입력 버퍼에 연결되며, 입력되는 테스트 인에이블 신호가 제1 논리 레벨에 있을 때 기동되어 상기 기록 신호를 출력하는 데이터 입력 멀티플렉서와, 범프 패드와 상기 데이터 입력 멀티플렉서에 연결되며, 상기 테스트 인에이블 신호가 제2 논리 레벨에 있을 때 기동되어 메모리 셀 어레이로부터 판독된 판독 신호를 출력하는 제2 데이터 입력 버퍼와, 테스트 커버리지 확장을 위해 상기 제1 데이터 입력 버퍼에 연결되며, 상기 판독 신호를 수신하고, 상기 판독 신호와 상기 기록 신호와 비교하고, 결함 유무를 나타내는 비교 결과를 상기 테스트 패드로 출력하는 비교기를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 출력 데이터 관련 논리 회로들의 연결성을 테스트할 수 있으므로, 테스트 커버리지가 개선되는 효과가 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명은 본 발명의 요지를 보다 명확하게 하기 위하여 생략한다.
[제1 실시예]
본 발명의 제1 실시예에 따르면, 범프 패드에 연결된 복수의 데이터 출력 드라이브와 상기 데이터 출력 드라이브의 출력단에 연결된 복수의 데이터 입력 버퍼를 포함하는 반도체 메모리 장치에 있어서의 테스트 커버리지 확장을 위한 회로가 제공된다. 제1 실시예에 따른 테스트 커버리지 확장 회로를 이용하여 범프 패드에 연결된 출력 데이터 관련 논리 회로들을 직렬로 연결하면 그 논리 회로들의 연결성을 테스트 모드에서 테스트할 수 있도록 한 반도체 메모리 장치가 제공된다.
본 발명의 제1 실시예에 따른 반도체 메모리 장치에 대하여 도 2 및 도 3을 참조하여 설명한다. 도 2는 제1 실시예에 따른 반도체 메모리 장치(30)의 구성을 나타내는 개략도이고, 도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치 중 테스트 커버리지 확장부의 구성을 나타내는 도면이다.
도 2 및 도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치(30)는, 하나 이상의 뱅크를 포함하는 메모리 셀 어레이(31)를 포함한다. 또한, 반도체 메모리 장치(30)는, 병렬 비트 테스트를 위한 복수의 데이터 입력 버퍼(32), 복수의 데이터 입력 멀티플렉서(33), 복수의 데이터 입력 드라이브(34), 복수의 글로벌 입출력 드라이브(35), 복수의 입출력 센스 앰플리파이어(36), 복수의 데이터 출력 멀티플렉서(37), 복수의 비교기(38)를 포함한다. 또한, 반도체 메모리 장치(30)는, 테스트 커버리지의 확장을 가능하게 하는 구성부(40)를 포함하는데, 이하 구성부(40)를 테스트 커버리지 확장부(40)라 칭한다. 도 3에 도시한 바와 같이, 테스트 커버리지 확장부(40)는 복수의 데이터 입력 버퍼(41), 복수의 데이터 출력 버퍼(42), 복수의 데이터 출력 드라이브(43), 복수의 확장 유닛을 포함하는 테스트 커버리지 확장 회로(44)를 구비한다. 도 2를 참조하면, 테스트 커버리지 확장부(40)의 입력단은 데이터 출력 멀티플렉서(37)의 출력단에 연결되고, 테스트 커버리지 확장부(40)의 제1 출력단은 데이터 입력 멀티플렉서(33)의 입력단에 연결되고, 테스트 커버리지 확장부(40)의 제2 출력단은 테스트 패드(TP)에 연결된다. 테스트 커버리지 확장부(40)의 테스트 커버리지 확장 회로(44)는, 테스트 모드시에 활성화되어, 복수의 데이터 입력 버퍼(41)와 복수의 데이터 출력 버퍼(42)를 직렬로 연결할 수 있도록 구성된다. 이러한 구성에 의해, 종래의 반도체 메모리 장치와는 달리, 출력 데이터 관련 논리 회로들의 연결성을 테스트할 수 있다.
이하에, 테스트 커버리지 확장부(40)의 구성을 도 3을 참조하여 구체적으로 설명한다. 테스트 커버리지 확장부(40)의 복수의 데이터 출력 드라이브(43)와 복수의 데이터 입력 버퍼(41)는 테스트 커버리지 확장 회로(44)를 구성하는 복수의 확장 유닛을 개재하여 직렬로 연결된다. 도 3을 참조하면, 테스트 커버리지 확장 회로(44)는, 테스트 신호를 수신하고, 테스트 모드시 활성화되어, 테스트 신호에 소정의 처리를 가하여 복수의 데이터 출력 드라이브 중 테스트 시작 드라이브로서 설정되는 데이터 출력 드라이브에 인가하는 제1 확장 유닛(C1)과, 대응하는 데이터 입력 버퍼의 출력단에 입력단이 연결되고 대응하는 데이터 출력 드라이브의 입력단에 출력단이 연결되며, 테스트 모드시 활성화되어, 대응하는 데이터 입력 버퍼로부터 수신한 테스트 신호에 소정의 처리를 가하여 대응하는 데이터 출력 드라이버로 출력하는 복수의 개재(介在) 확장 유닛(Ci)과, 복수의 데이터 입력 버퍼 중 테스트 종료 버퍼로서 설정되는 데이터 입력 버퍼의 출력단에 입력단이 연결되며, 테스트 모드시 활성화되어, 테스트 종료 버퍼로부터의 테스트 신호에 소정의 처리를 가하여 테스트 패드로 출력하는 제2 확장 유닛(C2)을 포함한다.
이하에, 데이터 출력 드라이브(43)의 개수와 데이터 입력 버퍼(41)의 개수가 N개인 경우를 상정하여, 데이터 출력 드라이브(43)와 데이터 입력 버퍼(41)의 연결 관계를 보다 구체적으로 설명한다. N개의 데이터 출력 드라이브(43) 중 테스트 시작 드라이브인 제1 데이터 출력 드라이브(43)의 입력단은, 제1 확장 유닛(C1)의 입력단에 연결되고, 제1 데이터 출력 드라이브(43)의 출력단은 복수의 데이터 입력 버퍼(41) 중 제1 데이터 출력 드라이브(43)와 연결된 제1 데이터 입력 버퍼(41)의 입력단에 연결된다. 제1 내지 제(N-1) 데이터 입력 버퍼(41)의 출력단은 대응 확장 유닛(Ci)을 통해서 다음 단의 데이터 출력 드라이브, 즉, 제2 내지 제N 데이터 출력 드라이브(43)의 입력단에 각각 연결되며, 제2 내지 제N 데이터 출력 드라이브(43)의 출력단은 제2 내지 제N 데이터 입력 버퍼(41)에 각각 연결된다. 테스트 종료 버퍼로서 설정된 제N 데이터 입력 버퍼(41)의 출력단은 제2 확장 유닛(C2)의 입력부에 연결된다. 제2 확장 유닛(C2)의 출력단은 테스트 패드(TP)에 직접 혹은 소정 논리 회로를 통해서 연결될 수 있다. 즉, 테스트 커버리지 확장부(40)의 제2 출력단은 테스트 패드(TP)에 연결될 수 있다. 테스트 모드 시, 즉, 확장 유닛들(C1, Ci, C2)에 테스트 인에이블 신호(TES)가 활성화되는 경우, 테스트 신호(TS)는, 상기한 바와 같은 연결 구조를 갖는 제1 내지 제N 데이터 출력 드라이브(43), 제1 내지 제N 데이터 입력 버퍼(41) 및 확장 유닛들(C1, Ci, C2)을 거쳐 테스트 패드(TP)를 통해 출력 신호(Sout)로서 출력된다. 테스트 패드(TP)를 통해 출력된 출력 신호(Sout)와 테스트 신호(TS)를 비교하여 데이터 출력 드라이브(43)와 데이터 입력 버퍼(41)의 연결성(connectivity)을 테스트할 수 있다.
경우에 따라, 테스트 신호(TS)는, 링 오실레이터(ring oscillator)(도시 안함)를 통해 제1 확장 유닛(C1)에 입력될 수도 있고, 테스트 패드로부터 제1 확장 유닛(C1)에 직접 입력될 수도 있다. 확장 유닛들(C1, Ci, C2)은, 예를 들어, 테스트 인에이블 신호에 따라 동작하는 인버터 회로일 수 있다. 확장 유닛들이 인버터 회로인 테스트 커버리지 확장부의 구성을 도 4에 나타낸다.
[제2 실시예]
본 발명의 제2 실시예는, 비교기를 범프 패드에 연결된 데이터 입력 버퍼의 출력단에 연결함으로써 범프 패드에 연결된 출력 데이터 관련 논리 회로들의 연결성을 테스트할 수 있도록 한 반도체 메모리 장치를 제공한다.
제2 실시예에 따른 반도체 메모리 장치에 대하여 도 5를 참조하여 아래에 설명한다. 도 5는 제2 실시예에 따른 반도체 메모리 장치(50)의 구성을 나타내는 개 략도이다.
도 5를 참조하면, 제2 실시예에 따른 반도체 메모리 장치(50)는, 하나 이상의 뱅크를 포함하는 메모리 셀 어레이(51)를 포함한다. 또한, 반도체 메모리 장치(50)는, 병렬 비트 테스트를 위한 복수의 데이터 입력 버퍼(52), 복수의 데이터 입력 멀티플렉서(53), 복수의 데이터 입력 드라이브(54), 복수의 글로벌 입출력 드라이브(55), 복수의 입출력 센스 앰플리파이어(input/output sense amplifier)(56), 복수의 데이터 출력 멀티플렉서(57), 복수의 비교기(58), 복수의 데이터 입력 버퍼(61), 복수의 데이터 출력 버퍼(62), 복수의 데이터 출력 드라이브(63)를 포함한다. 데이터 입력 버퍼(52)의 입력단은 테스트 패드(TP)에 연결되며, 데이터 입력 버퍼(52)의 출력단은 데이터 입력 멀티플렉서(53)의 입력단에 연결된다. 데이터 입력 멀티플렉서(53)의 출력단은 데이터 입력 드라이브(54)의 입력단에 연결되며, 데이터 입력 드라이브(54)의 출력단은 글로벌 입출력 드라이브(55)의 입력단에 연결된다. 글로벌 입출력 드라이브(55)의 출력단은 메모리 셀 어레이(51)에 연결된다. 메모리 셀 어레이(51)는 또한 입출력 센스 앰플리파이어(56)의 입력단에 연결되며, 입출력 센스 앰플리파이어(56)의 출력단은 데이터 출력 멀티플렉서(57)의 입력단에 연결된다. 데이터 출력 멀티플렉서(57)의 출력단은 데이터 출력 버퍼(62)의 입력단에 연결되고, 데이터 출력 버퍼(62)의 출력단은 데이터 출력 드라이브(63)에 연결되며, 데이터 출력 드라이브(63)는 범프 패드(BP)에 연결된다. 데이터 입력 버퍼(61)의 입력단에는 범프 패드(BP)가 연결되며, 데이터 입력 버퍼(61)의 출력단은, 반도체 메모리 장치의 동작 모드에 따라, 데이터 입력 멀티플렉서(53)의 입력단과 비교기(58)의 입력단 중 어느 하나에 연결된다. 비교기(58)의 출력단은 데이터 출력 드라이브(59)의 입력단에 연결된다. 데이터 출력 드라이브(59)의 출력단은 테스트 패드(TP)에 연결된다.
제2 실시예에 따른 반도체 메모리 장치(50)의 동작에 대하여 이하에 설명한다. 제2 실시예에 따른 반도체 메모리 장치(50)를 테스트하기 위한 기록 동작시, 소정의 논리 레벨을 갖는 테스트 인에이블 신호(TES)를 인가하면, 데이터 입력 멀티플렉서(53)는 기동되고, 범프 패드(BP)에 연결된 데이터 입력 버퍼(61)는 동작하지 않게 된다. 따라서, 테스트 패드(TP)를 통해 입력된 테스트 데이터는 데이터 입력 버퍼(52), 데이터 입력 멀티플렉서(53), 데이터 입력 드라이브(54), 글로벌 입출력 드라이브(55)를 통해서 메모리 셀 어레이(61)에 기록된다.
기록된 테스트 데이터를 판독하기 위해, 테스트를 위한 기록 동작시의 논리 레벨과는 반대되는 논리 레벨을 갖는 테스트 인에이블 신호(TES)를 인가하면, 범프 패드에 연결된 데이터 입력 버퍼(61)는 기동되고, 데이터 입력 멀티플렉서(53)는 동작하지 않게 된다. 따라서, 메모리 셀에 기록된 테스트 데이터는 입출력 센스 앰플리파이어(56), 데이터 출력 멀티플렉서(57), 데이터 출력 버퍼(52), 데이터 출력 드라이브(63), 데이터 입력 버퍼(61)를 통해 비교기(58)에 입력되고, 비교기(58)의 논리 연산 결과는 데이터 출력 드라이브(59)를 거쳐 테스트 패드(TP)를 통해 출력된다. 따라서, 출력 데이터 관련 논리 회로들의 연결성을 테스트할 수 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안 될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
도 1은 일반적인 반도체 메모리 장치의 레이아웃을 나타낸 도면.
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 개략도.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치 중 테스트 커버리지 확장부의 구성을 나타내는 도면.
도 4는 본 발명의 제1 실시예에 따른 반도체 메모리 장치에서 확장 유닛이 인버터 회로인 테스트 커버리지 확장부의 구성을 나타내는 도면.
도 5는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 구성을 나타내는 개략도.
*도면의 주요부분에 대한 부호의 설명*
30, 50 : 반도체 메모리 장치 31, 51 : 메모리 셀 어레이
32, 52 : 데이터 입력 버퍼 33, 53 : 데이터 입력 멀티플렉서
34, 54 : 데이터 입력 드라이브 35, 55 : 글로벌 입출력 드라이브
36, 56 : 입출력 센스 앰플리파이어
37, 57 : 데이터 출력 멀티플렉서 40 : 테스트 커버리지 확장부
41, 61 : 데이터 입력 버퍼 42, 62 : 데이터 출력 버퍼
43, 63 : 데이터 출력 드라이브 44 : 테스트 커버리지 확장 회로
C1, Ci, C2 : 테스트 커버리지 확장 유닛
TP : 테스트 패드 BP : 범프 패드

Claims (5)

  1. 범프 패드에 연결된 복수의 데이터 출력 드라이브와 상기 데이터 출력 드라이브의 출력단에 연결된 복수의 데이터 입력 버퍼를 포함하는 반도체 메모리 장치에 있어서의 테스트 커버리지 확장을 위한 회로에 있어서,
    상기 테스트 신호를 수신하고, 테스트 모드시 활성화되어, 상기 테스트 신호에 소정의 처리를 가하여 상기 복수의 데이터 출력 드라이브 중 테스트 시작 드라이브로서 설정되는 데이터 출력 드라이브에 인가하는 제1 확장 유닛과,
    대응하는 데이터 입력 버퍼의 출력단에 입력단이 연결되고 대응하는 데이터 출력 드라이브의 입력단에 출력단이 연결되며, 상기 테스트 모드시 활성화되어, 상기 대응하는 데이터 입력 버퍼로부터 수신한 상기 테스트 신호에 소정의 처리를 가하여 상기 대응하는 데이터 출력 드라이버로 출력하는 복수의 개재(介在) 확장 유닛과,
    상기 복수의 데이터 입력 버퍼 중 테스트 종료 버퍼로서 설정되는 데이터 입력 버퍼의 출력단에 입력단이 연결되며, 상기 테스트 모드시 활성화되어, 상기 테스트 종료 버퍼로부터의 상기 테스트 신호에 소정의 처리를 가하여 테스트 패드로 출력하는 제2 확장 유닛을 포함하는 것을 특징으로 하는
    회로.
  2. 제 1 항에 있어서,
    상기 제1, 제2, 및 개재 확장 유닛 각각은 테스트 인에이블 신호에 따라 동작하는 인버터인 것을 특징으로 하는 회로.
  3. 제 1 항에 있어서,
    상기 제1 확장 유닛의 입력단이 링 오실레이터에 연결되는 것을 특징으로 하는 회로.
  4. 제 1 항에 있어서,
    상기 제1 확장 유닛의 입력단이 테스트 패드에 연결되는 것을 특징으로 하는 회로.
  5. 반도체 메모리 장치에 있어서,
    테스트 패드에 연결되며, 테스트 모드시 기록 신호를 출력하는 제1 데이터 입력 버퍼와,
    상기 제1 데이터 입력 버퍼에 연결되며, 입력되는 테스트 인에이블 신호가 제1 논리 레벨에 있을 때 기동되어 상기 기록 신호를 출력하는 데이터 입력 멀티플 렉서와,
    범프 패드와 상기 데이터 입력 멀티플렉서에 연결되며, 상기 테스트 인에이블 신호가 제2 논리 레벨에 있을 때 기동되어 메모리 셀 어레이로부터 판독된 판독 신호를 출력하는 제2 데이터 입력 버퍼와,
    테스트 커버리지 확장을 위해 상기 제1 데이터 입력 버퍼에 연결되며, 상기 판독 신호를 수신하고, 상기 판독 신호와 상기 기록 신호와 비교하고, 결함 유무를 나타내는 비교 결과를 상기 테스트 패드로 출력하는 비교기를 포함하는 것을 특징으로 하는
    반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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