TWI569022B - 測試系統 - Google Patents

Description

測試系統

本發明係關於一種測試系統以及一種執行於該測試系統的半導體元件。

在傳統積體電路(Integrated Circuit,IC)製造過程中，多個分散的IC會以晶片(chip)或晶粒(dice)的形式形成於一半導體晶圓(wafer)上。當製造過程完成後，該晶圓會切割以分隔成獨立的晶片。每一晶片接著封裝至模組中或是合併至較大的系統中。

由於晶圓先天的瑕疵，或是製造過程中單一或多個步驟的缺陷，一些封裝後的晶片可能無法依預期設計而運作。該等缺陷可能在早期顯現或者可能在晶片運作一段時間後才會顯示。為了識別該等缺陷的晶片，一燒入(burn-in)步驟會執行於晶片上。在燒入步驟中，晶片會加熱至一高溫，且一測試控制器會靜態或動態地施加一組偏壓電壓至所選擇的晶片上以使所選擇的晶片有電流流過。在燒入步驟後，晶片會經歷一晶片探測(Chip Probe,CP)測試步驟以在封裝前篩選出缺陷的晶片。

在傳統的晶圓級(wafer level)燒入步驟中，晶片僅接收一組偏壓電壓，而不會傳回資料至測試控制器。因此，該控制器無法確認燒入步驟是否確實地執行。舉例而言，在控制器和晶片之間可能有短路或開路的狀態發生，使得偏壓電壓無法傳送至晶片。因此，燒入步驟沒有實際完成，且控制器在後續的CP測試步驟中可能會誤判缺陷的晶片。

本發明的目的之一在於提供一種測試系統，用以執行一晶圓級燒入測試。

依據本發明一實施例，該測試系統包含一探針卡和n個晶片。每一探針卡包含m個第一信號接點，n個第二信號接點和一接點陣列。該等m個第一信號接點用以接收來自一測試機台的m個第一測試通道的m個測試信號，m為一正整數。該等n個第二信號接點，用以提供n個測試結果至該測試機台的n個第二測試通道，n為一正整數。該接點陣列包含(m+1)個列和n個行，每一列具有n個接點而每一行具有(m+1)個接點，其中，在一第一列中的n個接點的每一者電性連接至n個第二信號接點中對應的一者，而在一第i列中的n個接點的每一者電性連接至m個第一信號接點中對應的一者，其中i為正整數，且2≦i≦(m+1)。

本發明的另一目的在於提供一種半導體元件，用以執行一聯結性測試。

依據本發明一實施例，該半導體元件包含m個輸入墊，一偵測電路和一檢查墊。該等m個輸入墊中的每一者接收來自一外部機台的m個測試信號中對應的一者。該偵測電路用以接收來自該m個輸入墊的輸入信號以在該檢查墊產生一輸出信號。該檢查墊用以提供該輸出信號至該測試機台。

100‧‧‧測試系統

10‧‧‧測試系統控制器

12‧‧‧通訊排線

14‧‧‧測試頭

16‧‧‧基座

18‧‧‧探針卡

18_1~18_7‧‧‧墊

19_1~19_15‧‧‧接點

19‧‧‧接點陣列

191‧‧‧走線

20‧‧‧探針

22‧‧‧待測晶圓

24‧‧‧階台

30‧‧‧晶片

301‧‧‧偵測電路

302‧‧‧邏輯電路

303‧‧‧致能電路

304‧‧‧拴

305‧‧‧內部電路

30_1~30_5‧‧‧墊

32‧‧‧晶片

32_1~32_5‧‧‧墊

321‧‧‧偵測電路

34‧‧‧晶片

34_1~34_5‧‧‧墊

341‧‧‧偵測電路

CH1~CH7‧‧‧通道

M1,M2,M3‧‧‧電晶體

R1~R6‧‧‧電阻

X1‧‧‧和閘電路

X2‧‧‧反相器

X3‧‧‧反和閘電路

X4‧‧‧反或閘電路

X6,X7‧‧‧反相器

第1圖顯示結合本發明一實施例之用以執行一晶圓級燒入測試的測試系統之方塊圖

第2圖顯示結合本發明一實施例之探針卡之平面配置圖。

第3圖顯示結合本發明一實施例之該測試系統在聯結性測試時之運作。

第4圖顯示結合本發明一實施例之晶片之偵測電路之電路圖。

第5圖顯示第4圖中的該偵測電路運作時的時序圖。

第6圖顯示該測試系統在聯結性測試時之運作。

第7圖顯示該測試系統在聯結性測試時之運作。

第8圖顯示該測試系統在聯結性測試時之運作。

第9圖顯示結合本發明另一實施例之探針卡之平面配置圖。

第10圖顯示結合本發明一實施例之該晶片之部份電路圖。

第11圖顯示第10圖的致能電路運作時的時序圖。

本發明於此揭示一測試系統以執行一晶圓級燒入測試(wafer level burn-in test)。此處的「晶圓級燒入測試」係指晶片會在晶圓級狀態進行一聯結性(continuity)測試，接著進行一燒入步驟，最後藉由一CP測試步驟以在封裝前篩選出有缺陷的晶片。

第1圖顯示結合本發明一實施例之用以執行一晶圓級燒入測試的測試系統100之方塊圖。如第1圖所示，該測試系統100包含一測試系統控制器10，其可以為一自動測試裝置(Automatic Test Equipment,ATE)或是一通用用途電腦。該測試系統控制器10經由一通訊排線12連接至一測試頭(test head)14。

該測試頭14可能包含一基座16，藉以連接一探針卡(probe card)18。該探針卡18係作為該測試頭14和一待測晶圓22之間的介面。該探針卡18可經由整合於該探針卡18上的複數個探針20與該待測晶圓22接觸。

該測試系統100更包含一階台24以放置該待測晶圓22。如第2圖所示，該探針卡18包含複數個墊18_1至18_7。該等墊18_1至18_7係配置以接收來自第1圖的該測試系統控制器10的測試信號，並傳回測試結果至該測試系統控制器10。該探針卡18更包含一接點陣列19，其由複數個橫列ROW1,ROW2,ROW3,ROW4，和ROW5以及複數個直行COL1,COL2， 和COL3所組成。如第2圖所示，每一列由三個接點所組成，而每一行由五個接點所組成。該接點陣列19中的接點19_1至19_15係配置以傳送測試信號至第1圖的晶圓22上的晶片30,32，和34，並藉由第1圖中對應的探針20傳回測試結果。

如第1圖所示，在本發明一實施例中，在燒入步驟開始前，該測試系統控制器10傳送一指令至該測試頭14以執行一聯結性(continuity)測試。該聯結性測試決定在該測試頭14和該待測晶圓22之間是否有故障狀態發生。舉例而言，一探針20可能損害，導致無法連接晶片上對應的墊；或者晶片上的墊可能短路至一電源線或地線。當一短路或一開路狀況發生於資料傳輸路徑上時，該測試系統控制器10無法傳送正確的偏壓電壓至待測晶片，也無法有效地接收測試結果。因此，該聯結性測試會在初始時執行以確保無短路或開路狀況發生。

第3圖顯示結合本發明一實施例之該測試系統100在聯結性測試時之運作。如第3圖所示，該測試頭14包含一組通道CH1至CH4，每一通道負責傳送資料至該探針卡18上對應的墊。更具體的例示，該通道CH1產生第一測試信號至該探針卡18上的墊18_1；該通道CH2產生第二測試信號至該探針卡18上的墊18_2；該通道CH3產生第三測試信號至該探針卡18上的墊18_3；而該通道CH4產生第四測試信號至該探針卡18上的墊18_4。

如第3圖所示，由於該接點陣列19中的接點19_4,19_5，和19_6係經由一走線191彼此電性連接，來自該通道CH1的第一測試信號可以同時傳送至接點19_4,19_5，和19_6。類似地，來自該通道CH2的第二測試信號可以同時傳送至接點19_7,19_8，和19_9；來自該通道CH3的第三測試信號可以同時傳送至接點19_10,19_11，和19_12；而來自該通道CH4的第四測試信號可以同時傳送至接點19_13,19_14，和19_15。

如第1圖所示，位於該晶圓22上方的該探針卡18可經由整合於該探針卡18上的複數個探針20與該待測晶圓22接觸。該等探針20係設置以與該待測晶圓22上每一晶片之配置墊接觸。具體而言，如第3圖所示，該接點陣列19中之行COL1的接點19_4,19_7,19_10，和19_13係經由第1圖中對應的探針與晶片30上的墊30_1,30_2,30_3，和30_4電性連接；行COL2的接點19_5,19_8,19_11，和19_14係經由第1圖中對應的探針與晶片32上的墊32_1,32_2,32_3，和32_4電性連接；行COL3的接點19_6,19_9,19_12，和19_15係經由第1圖中對應的探針與晶片34上的墊34_1,34_2,34_3，和34_4電性連接。

以下參照第1圖至第3圖說明該測試系統100在聯結性測試時之運作。首先，該測試系統100經由該通訊排線12產生並行的測試信號至該測試頭14中的通道CH1至CH4。該探針卡18在接收來自該測試頭14的測試信號後，傳送該些信號至該待測晶圓22上的晶片30,32，和34。該等晶片接收來自該探 針卡18的測試信號後，根據該些信號運作。在此架構下，該晶片30的墊30_1，該晶片32的墊32_1，和該晶片34的墊34_1會同時接收來自該通道CH1的測試信號；該晶片30的墊30_2，該晶片32的墊32_2，和該晶片34的墊34_2會同時接收來自該通道CH2的測試信號；該晶片30的墊30_3，該晶片32的墊32_3，和該晶片34的墊34_3會同時接收來自該通道CH3的測試信號；該晶片30的墊30_4，該晶片32的墊32_4，和該晶片34的墊34_4會同時接收來自該通道CH4的測試信號。

在接收來自該探針卡18的測試信號後，一偵測電路會使用以偵測是否有一聯結性失效狀況，例如一開路或短路狀況，發生於該測試頭14和該待測晶圓22之間的傳輸路徑。第4圖顯示結合本發明一實施例之晶片30之偵測電路301，晶片32之偵測電路321，和晶片34之偵測電路341之電路圖。如第4圖所示，該晶片30之偵測電路301包含一邏輯電路302，一PMOS電晶體M1，和一NMOS電晶體M2。在本實施例中，該邏輯電路302係由一和閘電路X1，一反相器X2，一反和閘電路X3，和一反或閘電路X4所組成。該晶片32之該偵測電路321和該晶片34之該偵測電路341的電路結構與該晶片32之偵測電路321相同，故電路的細節將不再贅述。

如第4圖所示，該晶片30之該偵測電路301由該等墊30_1,30_2,30_3，和30_4接收該等信號L1,L2,L3，和L4後，在剩餘的墊30_5會產生一偵測結果L5。同理，該晶片32之該偵 測電路321由該等墊32_1,32_2,32_3，和32_4接收該等信號L1,L2,L3，和L4後，在剩餘的墊32_5會產生一偵測結果；該晶片34之該偵測電路341由該等墊34_1,34_2,34_3，和34_4接收該等信號L1,L2,L3，和L4後，在剩餘的墊34_5會產生一偵測結果。

第5圖顯示第4圖中的該偵測電路301運作時的時序圖。如第5圖所示，在時間t1前，該測試信號L1位於一邏輯0位準。當信號L1位於邏輯0位準時，第4圖中的PMOS電晶體M1和NMOS電晶體M2截止，使得該墊30_5上的信號為浮接信號。在時間t1後，輸入信號L2至L4中一次僅有一個信號改變其邏輯位準。舉例而言，在時間t1和t2之間輸入信號L2至L4均位於邏輯1位準。接著，在時間t2和t3之間輸入信號L2會轉變至邏輯0位準，而其他信號L3和L4維持不變。該偵測電路301會根據輸入信號L2至L4的不同邏輯位準提供該輸出信號L5。該偵測電路301的真值表如下所示：

藉由表1的運算結果，該偵測電路301可偵測是否有一開路或短路狀況發生於該測試頭14和該待測晶圓22之 間的傳輸路徑。舉例而言，當輸入信號L2轉變至邏輯0位準，而其他信號L3和L4維持不變時，根據表1的運算結果輸出信號L5會在邏輯0位準。因此，若偵測電路301產生的信號是位於邏輯1位準，而非邏輯0位準時，表示該偵測電路301的墊30_2可能短路至一電源線，而將墊30_2的信號拉至邏輯1位準。

如第6圖所示，當偵測結果產生於墊30_5,32_5，和34_5後，該些信號會經由第1圖中的探針傳送至該接點陣列19中之同一列ROW1中的接點19_1,19_2，和19_3。由於該等接點19_1,19_2，和19_3會經由走線個別電性連接至該等墊18_5,18_6，和18_7。該等接點19_1,19_2，和19_3上的信號會傳送至該等墊18_5,18_6，和18_7，在至測試頭14上的通道CH5,CH6，和CH7。依此方式，第1圖中的該測試系統控制器10可經由該測試頭14和該通訊排線12接收來自晶片30,32，和34的測試結果。藉由分析該等測試結果，該測試系統控制器10可得知是否有如一聯結性失效狀況，例如一開路或短路狀況，發生於該測試頭14和該待測晶圓22之間的傳輸路徑。

舉例而言，如第7圖所示，一聯結性失效狀況產生於該晶片32。在本例中，該晶片32中的該墊32_2短路至一電源線(未繪示)。如第7圖所示，在聯結性測試期間，該通道CH1傳送位於邏輯1位準的該第一測試信號，該通道CH2傳送位於邏輯0位準的該第二測試信號，該通道CH3傳送位於邏輯1位準的該第三測試信號，而該通道CH4傳送位於邏輯1位準的 該第四測試信號。接著，該第一測試信號會經由墊19_4,19_5，和19_6，對應的探針，傳送至該晶片30的墊30_1，該晶片32的墊32_1，和該晶片34的墊34_1。依類似方式，其他的測試信號會傳送至該晶片30，該晶片32，和該晶片34的對應墊。因此，若無聯結性失效狀況產生，該晶片32的偵測電路321會如表1的真值表所示輸出邏輯0位準。

然而，在本例中由於墊32_2短路至該電源線，故偵測電路321在墊32_2所接收的信號為邏輯1位準。因此，如第8圖所示，該偵測電路321在墊32_5會產生邏輯1位準的輸出信號。在墊30_5,32_5，和34_5所產生的輸出信號接著會傳送至對應的探針，該探針卡18，該測試頭14的通道CH5,CH6，和CH7，最終到達該測試系統控制器10。由於墊32_5的輸出信號與該測試系統控制器10所預測的結果不同，該測試系統控制器10可得知有一聯結性失效狀況發生於該通道CH2和該晶片32之間的傳輸路徑。

依以上所敘述的運作方式，該測試系統控制器10可藉由改變第一、第二、第三和第四測試信號中之其中一者的邏輯位準來偵測是否有聯結性失效狀況發生。當第一、第二、第三和第四測試信號中之其中一者有邏輯位準變化時，可獲得三個測試結果。每一測試結果表示晶片30,32，和34的配置墊是否確實收到測試信號。換言之，當該測試系統控制器10經由通道CH1,CH2,CH3，和CH4產生四個平行的測試信號 至晶片30,32，和34的配置墊時，會有12個測試結果經由通道CH5,CH6，和CH7送回至該測試系統控制器10。

如第7圖和第8圖所示，在12個測試結果中，其中四個表示是否有一或多個聯結性失效狀況發生於該通道CH1和該晶片30的墊30_1之間的傳輸路徑，發生在該通道CH2和該晶片30的墊30_2之間的傳輸路徑，發生在該通道CH3和該晶片30的墊30_3之間的傳輸路徑，和發生在該通道CH4和該晶片30的墊30_4之間的傳輸路徑；其中四個表示是否有一或多個聯結性失效狀況發生於該通道CH1和該晶片32的墊32_1之間的傳輸路徑，發生在該通道CH2和該晶片32的墊32_2之間的傳輸路徑，發生在該通道CH3和該晶片32的墊32_3之間的傳輸路徑，和發生在該通道CH4和該晶片32的墊32_4之間的傳輸路徑；其餘的四個表示是否有一或多個聯結性失效狀況發生於該通道CH1和該晶片34的墊34_1之間的傳輸路徑，發生在該通道CH2和該晶片34的墊34_2之間的傳輸路徑，發生在該通道CH3和該晶片34的墊34_3之間的傳輸路徑，和發生在該通道CH4和該晶片34的墊34_4之間的傳輸路徑。

如第3圖所示，該接點陣列19中的接點19_4,19_5，和19_6係經由該電性走線191彼此電性連接。由於相同列的接點彼此連接，雜訊可能會互相耦合。為了提升抗擾性，電阻可設置至相鄰的接點。第9圖顯示結合本發明一實施例之探針卡18之平面配置圖。如第9圖所示，一電阻R1設置於該接點 19_4和該墊18_1之間，一電阻R2設置於該接點19_5和該墊18_1之間，而一電阻R3設置於該接點19_6和該墊18_1之間。該等電阻R1,R2，和R3作為限流電阻，以限制在一或多個接點短路至地線或電源線時的短路電流。此外，一電阻R4設置於該墊18_5和一定電壓源(例如一地電壓)之間。因此，當第4圖中的PMOS電晶體M1和NMOS電晶體M2截止時，該墊18_5可避免浮接。

如第1圖所示，在完成聯結性測試後，發生於該測試頭14和該等晶片30,32，和34之間的傳輸路徑上的聯結性失效狀況可被偵測而排除，接著該等晶片30,32，和34會進行燒入步驟。燒入步驟涉及對該等晶片30,32，和34供電，將該等晶片30,32，和34加熱以加速早期失效晶片的失效速度。在燒入步驟和後續的CP測試步驟完成後，亦即一晶圓級燒入測試完成後，該晶圓22會被切割成獨立的晶片。具有缺陷的晶片會被丟棄，而其他好的晶片會組裝成封裝的元件。

如第4圖所示，該晶片30包含複數個墊30_1至30_6。該等墊30_1至30_6可分類為測試墊或是接合墊。該等測試墊作為在晶圓級用來測試晶片的配置墊，而該等接合墊是用來作為導線連接的配置墊。如上所述，該等墊30_1至30_5是用來測試該晶片30。藉由該等墊30_1至30_5，測試信號會輸入至該晶片30且測試結果可以輸出。

接合墊是用來在封裝接合步驟中藉由一金屬線 連接至一封裝的引線框架(lead frame)。為了使大部分的墊30_1至30_5可以同時作為測試墊和接合墊，當晶片30封裝後需要一邏輯電路以不致能該偵測電路301。第10圖顯示結合本發明一實施例之該晶片30之部份電路圖。如第10圖所示，該晶片30更包含一致能電路303和一內部電路305。該致能電路303包含一上拉元件M3和一拴(latch)304。該拴304包含一對背對背的反相器，其中反相器X6作為一前送(feed-forward)反相器，而反相器X7作為一回送(feedback)反相器。為了使圖10的電路適當運作，該反相器X7為一驅動能力較弱的反相器，因此較反相器X6而言具有較弱的輸出能力。

該致能電路303的運作描述如下。在晶圓級燒入測試期間，該測試系統控制器10產生平行的測試信號以測試該待測晶圓22上的晶片30,32，和34，如第1圖所示。在此狀況下，在第10圖中該偵測電路301和該致能電路303經由該墊30_1接收來自控制器10之測試信號L1，且信號L1具有邏輯1位準。因此，該偵測電路301響應於該等墊30_2至30_4的測試信號會執行表1的邏輯運算。該測試結果會接著藉由墊30_5送回該測試系統控制器10以進行下一步的分析。

在晶圓級燒入測試完成後，具有缺陷的晶片會被丟棄，而其他好的晶片會進行封裝步驟。在封裝步驟完成後，晶片的接合墊會接合至封裝導線，因此晶片可接收外部元件的信號。如第10圖所示，該墊30_1係用以作為測試墊，而非 接合墊；該等墊30_2至30_5係用以作為測試墊和接合墊；而該墊30_6係用以作為接合墊，而非測試墊。因此，該等墊30_2至30_6在封裝後可接收外部元件的信號，而該內部電路會對應地運作。為了避免信號干擾，該偵測電路301會根據該墊30_1上之信號的邏輯位準而選擇性地運作。

如第10圖所示，在晶圓級燒入測試期間，由於晶片30係經由對應的探針與探針卡18接觸，該信號L1會被上拉至邏輯1位準。在接收邏輯1位準後，該偵測電路301會根據該等墊30_2至30_4的信號而運作。由於弱反相器X7的弱輸出驅動能力，該墊30_1上的信號可過驅動該弱反相器X7的輸出，以允許該栓電路304改變狀態。然而，在該晶片30封裝後，該墊30_1不會接觸外部元件，因此該墊30_1上的邏輯位準會改由該致能電路303所決定。

第11圖顯示第10圖的致能電路303運作時的時序圖。如第11圖所示，該已封裝晶片30在時間t0時供電。在時間t0時，一供電信號PU係在邏輯0位準，因此第10圖中的PMOS電晶體M3導通。當PMOS電晶體M3導通時，該拴304的輸出信號L1會初始至一邏輯0位準。在時間t1時，供應電源VDD已高於一臨界電壓位準，因此該供電信號PU會轉態至邏輯1位準。當該供電信號PU到達邏輯1位準時，PMOS電晶體M3截止，因此該栓304保持栓鎖狀態，並持續提供信號L1在該邏輯0位準。在接收該信號L1後，該偵測電路302產生具有邏輯1位準 的信號N1和產生具有邏輯0位準的信號N2，使得PMOS電晶體M1和NMOS電晶體M2截止。依此方式，該偵測電路301可在封裝後不致能。

本發明之技術內容及技術特點已揭示如上，然而熟悉本項技術之人士仍可能基於本發明之教示及揭示而作種種不背離本發明精神之替換及修飾。因此，本發明之保護範圍應不限於實施例所揭示者，而應包括各種不背離本發明之替換及修飾，並為隨後之申請專利範圍所涵蓋。

100‧‧‧測試系統

10‧‧‧測試系統控制器

12‧‧‧通訊排線

14‧‧‧測試頭

16‧‧‧基座

18‧‧‧探針卡

20‧‧‧探針

22‧‧‧待測晶圓

24‧‧‧階台

30,32,34‧‧‧晶片

Claims (10)

1. 一種測試系統，用以執行一晶圓級燒入測試，包括：一探針卡；m個第一信號接點，用以接收來自一測試機台的m個第一測試通道的m個測試信號，m為一正整數；n個第二信號接點，用以提供n個測試結果至該測試機台的n個第二測試通道的，n為一正整數；和一個接點陣列，包含(m+1)個列和n個行，每一列具有n個接點而每一行具有(m+1)個接點，其中，在一第一列中的n個接點的每一者電性連接至n個第二信號接點中對應的一者，而在一第i列中的n個接點的每一者電性連接至m個第一信號接點中對應的一者，其中i為正整數，且2≦i≦(m+1)；以及n個晶片，每一晶片包含；m個輸入墊，其中該等輸入墊中的每一者，藉由該接點陣列中的n個行中的其中一行的m個接點，接收來自該測試機台的m個測試信號中對應的一者；一偵測電路，用以接收來自該m個輸入墊的輸入信號以在一檢查墊產生一輸出信號；和該檢查墊，藉由該接點陣列中的n個行中的其中一行的一個接點，提供n個測試結果的其中一者至該測試機台。
2. 根據申請專利範圍第1項之測試系統，其中該測試系統在封裝前依序執行一聯結性測試，一燒入步驟和一晶片探測測試步驟。
3. 根據申請專利範圍第2項之測試系統，其中該測試系統藉由改變m個測試信號中其中一者的邏輯位準以獲得n個測試結果。
4. 根據申請專利範圍第3項之測試系統，其中該測試機台藉由該n個測試結果決定是否有一短路發生於該探針卡和該等晶片之間的傳輸路徑。
5. 根據申請專利範圍第3項之測試系統，其中該測試機台藉由該n個測試結果決定是否有一開路發生於該探針卡和該等晶片之間的傳輸路徑。
6. 根據申請專利範圍第1項之測試系統，其中該第i列中的n個接點的每一者藉由一電阻電性連接至m個第一信號接點中對應的一者。
7. 根據申請專利範圍第1項之測試系統，其中該等第二信號接點中的每一者藉由一電阻電性連接一固定電壓源。
8. 根據申請專利範圍第1項之測試系統，其中該偵測電路包括：一邏輯電路，用以接收來自該m個輸入墊的該等輸入信號；一PMOS電晶體，具有一閘極以接收來自該邏輯電路的一第一輸出信號；以及 一NMOS電晶體，具有一閘極以接收來自該邏輯電路的一第二輸出信號；其中該PMOS電晶體和該NMOS電晶體電性連接至該檢查墊。
9. 根據申請專利範圍第8項之測試系統，其中該檢查墊係用以測試和接合用途，該m個輸入墊中的其中一者僅用以測試用途，而該等m個輸入墊中的其他者係用以測試和接合用途。
10. 根據申請專利範圍第9項之測試系統，其中該晶片包括：一上拉元件，用以接收一啟動信號以提供一上拉信號；一第一反相器，用以接收該上拉信號以提供一不致能信號，藉以在該晶片封裝後關閉該PMOS電晶體和該NMOS電晶體；以及一第二反相器，用以接收該不致能信號以產生該上拉信號；其中該第一反相器與第二反相器相比具有較弱的驅動能力。