TWI399557B - 用於測試及操作在半導體元件封裝中的積體電路之系統與方法 - Google Patents

用於測試及操作在半導體元件封裝中的積體電路之系統與方法 Download PDF

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Description

用於測試及操作在半導體元件封裝中的積體電路之系統與方法 相關申請案之相互參考
此申請案是2005年4月18日共同申請之美國專利申請案序號11/108,385且名稱為“用於半導體元件的測試之銲墊”的部分接續案，並且主張該美國專利申請案之利益及優先權，該美國專利申請案是2003年6月27日申請且名稱為“用於半導體元件的測試之銲墊”的美國專利號6,882,171之分割案，而美國專利號6,882,171是2002年11月27日申請且名稱為“封裝後的半導體元件之進入測試模式及存取”的美國專利號6,812,726的部分接續案，此申請案也是2003年10月3日共同申請之美國專利申請案序號10/679,673且名稱為“第一積體電路晶片之設定以容許測試共同封裝的第二積體電路晶片”的部分接續案，並且主張該美國專利申請案之利益及優先權。此申請案係相關於2005年8月18日申請且名稱為“具有介面支援的測試模式之電子元件”的美國專利申請案序號11/207,665。以上所有的美國專利以及專利申請案的揭露內容係被納入在此作為參考。
本發明係大致有關於半導體積體電路的領域，並且更具體而言，其係有關於測試在封裝後的半導體元件內之半導體積體電路。
半導體或積體電路(IC)元件可包括許多實施在半導體基板上之小型化的電路。IC元件通常會被測試，以在使用前先確保有正常的動作。IC元件可利用內建的自我測試(BIST)電路以有限的方式被測試。然而，BIST測試是不完整的，且並未測試所有方面的動作。因此，IC元件徹底的測試係利用複雜的外部測試設備來加以達成。為了使用複雜的測試設備，通常需要許多專用的外部輸入/輸出(I/O)端子以容許測試設備輸入各種的測試樣式、碼以及資料，並且能夠施加電壓至該IC元件的電路。然而，在多個IC元件被結合於具有有限的輸入/輸出端子數目的單一半導體元件封裝內的環境中，使用外部的測試設備以用於徹底地測試該些IC元件中的一或多個IC元件即使不是不可能的，也可能是困難的。增加專用的外部端子通常是不切實際的。
根據本發明的一個實施例，一種系統係被提出用於測試一個和至少一個第二積體電路晶片一起封裝在一個半導體元件中的第一積體電路晶片，其中該半導體元件的至少某些外部端子將由該第一及第二積體電路晶片所共用，並且其中該半導體元件係被設計用於一個正常的動作模式以及一個測試模式。該系統係包含一或多個測試緩衝多工器電路。每個測試緩衝多工器電路係可運作以在該半導體元件是在該正常的動作模式中時，從一個共用的銲墊傳遞一個別的信號至該第二積體電路晶片、或是從該第二積體電路晶片傳遞一個別的信號至該第一積體電路晶片。每個測試緩衝多工器電路更可運作以在該第一積體電路晶片是在一個測試模式中時，從同樣該共用的銲墊傳遞一個別的信號至該第一積體電路。該半導體元件的一個外部端子係選配地可運作以接收一個用於使得該半導體元件在該正常的動作模式以及測試模式之間轉換的信號。
在各種的實施例中，每個測試緩衝多工器電路可包含一個信號多工器、複數個緩衝器、以及/或是其之組合。
根據本發明的另一實施例，一個記憶體晶片係和至少一個系統晶片一起封裝在一個半導體元件中，其中該半導體元件的至少某些外部的資料端子是由該記憶體晶片以及系統晶片所共用，並且其中該記憶體晶片係被設計以用於一個正常的動作模式以及一個測試模式。該記憶體晶片係包含一或多個測試緩衝多工器電路。每個測試緩衝多工器電路係可運作以在該記憶體晶片是在一個正常的動作模式中時，從代表該記憶體晶片的系統晶片接收一個別的信號，並且更可運作以在該記憶體晶片是在一個測試模式中時，從一個代表該記憶體晶片之相關的外部端子接收一個別的信號。在該正常的動作模式中，該相關的外部端子係選配地配置用於傳遞信號至該系統晶片。一個測試輸入控制緩衝器電路係可運作以接收一個用於使得該記憶體晶片在該正常的動作模式以及測試模式之間轉換的信號。
根據本發明的又一實施例，一種方法係被提出用於測試一個和至少一個第二積體電路晶片一起封裝在一個半導體元件中之第一積體電路晶片，其中該半導體元件的至少某些外部端子係由該第一及第二積體電路晶片所共用，並且其中該第一積體電路晶片係被設計用於操作在正常的動作模式以及測試模式中。該方法係包含：將該第一積體電路晶片從該正常的動作模式轉換至該測試模式，程式化測試碼在該第一積體電路晶片中；以及根據該些程式化的碼並且利用測試位址及測試樣式來操作該第一積體電路晶片。該些程式化的測試碼係透過一個外部端子選配地以串列方式來執行，而相同的外部端子係被用來在該正常的動作模式中接收並列的資料。
根據本發明的又一實施例，一種系統係被提出用於測試一個和至少一個第二積體電路晶片一起封裝在一個半導體元件中之第一積體電路晶片，該第一積體電路晶片係包括一個邏輯元件，其中該半導體元件的至少某些外部端子係由該第一及第二積體電路晶片所共用，其中該第一積體電路晶片係被設計用於操作在正常的動作模式以及測試模式中，該系統係包括一或多個測試緩衝多工器電路，每個測試緩衝多工器電路可運作以在該第一積體電路晶片是在該正常的動作模式中時，從該第二積體電路晶片接收一個別的信號，每個測試緩衝多工器電路可運作以在該第一積體電路晶片是在該測試模式中時，從該第二積體電路晶片或是一個相關的外部端子接收一個別的信號，以及該半導體元件的一個外部端子，其係可運作以接收一個用於使得該第一積體電路晶片在該正常的動作模式以及測試模式之間轉換的信號。
根據本發明的又一實施例，一種半導體元件封裝係包括一個半導體元件、一個被配置以接收複數個用於影響該半導體元件的命令信號之命令暫存器、一個外部端子、以及複數個耦接在該外部端子以及命令暫存器之間的數位邏輯元件，每個數位邏輯元件係被配置以接收一個不同的時脈信號並且輸出該複數個命令信號中之一。例如，該半導體元件可以是一個例如是SDRAM的記憶體，並且該些命令信號可以是用於測試該記憶體。舉例而言，該外部端子可以是導線、接腳或是銲墊。在某些實施例中，該些數位邏輯元件係包含D型正反器。在另外某些實施例中，該半導體元件封裝係更包括被配置以輸出由該些數位邏輯元件所接收之不同的時脈信號之電路。
根據本發明的又一實施例，一種半導體元件封裝係包括一個半導體元件，用於根據複數個命令信號來產生一個用於影響該半導體元件的功能信號的裝置，一個外部端子，以及用於從該外部端子串列地接收該複數個命令信號並且用於提供該複數個命令信號至該用於產生該功能信號的裝置之裝置。某些實施例更包括用於提供依序的時脈信號至該用於串列地接收該複數個命令信號的裝置之裝置。
本發明的又一實施例係提供一種影響一個半導體元件封裝的一個半導體元件之方法。該方法係包括串列地提供複數個命令信號至該半導體元件封裝之一個外部端子，並且根據該複數個命令信號來產生一個用於影響該半導體元件的功能信號。在某些實施例中，該方法係更包括分別接收該複數個命令信號在一個別的緩衝器中。例如，該些個別的緩衝器可以包含複數個例如是D型正反器的數位邏輯元件。在某些實施例中，接收該複數個命令信號可以包含順序地致能該些個別的緩衝器的每一個。在這些實施例中的某些實施例，該方法係更包括產生複數個依序的時脈信號。在該半導體元件包括一個記憶體的那些實施例中，該用於影響該記憶體的功能信號可以包含例如是一個測試信號、一個TDQ信號或是一個排(bank)位址。
本發明重要的技術上的優點對於熟習此項技術者而言從以下的圖式、說明以及申請專利範圍來看將會輕易明白的。
本發明的實施例及其優點是最能藉由參照圖式的圖1至15來加以理解。相同的圖號係被使用在各個圖式之相同及對應的部件。
半導體元件
圖1A與1B係描繪根據本發明的各種實施例的系統及方法可被納入且使用於其中之範例的半導體元件10及50。半導體元件10及50係代表各種可能需要測試的積體電路(IC)元件(在此亦稱為封裝後的元件或是半導體元件封裝)，其例如是藉由外部的自動化測試設備或是積體電路測試器。半導體元件10及50都可被封裝為具有144個接腳或是更多接腳之標準的球格陣列(BGA)或是薄形四邊引線扁平封裝(TQFP)。然而，其它類型的封裝也可被利用。例如，封裝可以具有一個利用接合線的陶瓷基座或是採用薄膜基板，並且安裝在矽基板或是印刷電路板(PCB)基板之上。該封裝更可以利用各種的表面安裝技術，例如單列直插式封裝(SIP)、雙列直插式封裝(DIP)、鏈齒狀雙排腳封裝(ZIP)、塑膠有引線晶片載體(PLCC)、小型外形封裝(SOP)、薄型SOP(TSOP)、扁平封裝、以及四邊扁平封裝(QFP)、或類似者，並且利用各種的引線或是外部的連接器(例如，J型導線、海鷗翅型導線)或是BGA類型連接器、或類似者。在此所指的這些及其它類型的封裝係被稱為半導體元件封裝。
圖1A是根據本發明的一個實施例之一個範例的半導體元件10的方塊圖。如圖所繪，半導體元件10係包括一個系統積體電路(IC)12以及一個記憶體14。系統IC 12以及記憶體14分別可被實施在一個別的半導體晶粒(通常被稱為一個“晶片”)中。每個晶粒是一個由例如是矽或其它適合的材料所構成的單體結構。於是，半導體元件10可被稱為“多晶片模組”(MCM)。
系統IC 12可以是一個具有邏輯電路的晶片，例如，特殊應用的積體電路(ASIC)、處理器、微處理器、微控制器、現場可程式化的閘陣列(FPGA)、可程式化的邏輯元件(PLD)、複雜型可程式化的邏輯元件(CPLD)、或是其它的邏輯元件。記憶體14可以是一個IC記憶體晶片，例如，靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、同步的DRAM(SDRAM)、非揮發性隨機存取記憶體(NVRAM)以及唯讀記憶體(ROM)，例如，可抹除的可程式化ROM(EPROM)、電氣地可抹除的可程式化ROM(EEPROM)、以及快閃記憶體。如同在2001年9月28日申請之美國申請案序號09/967,389且名稱為“積體電路元件的測試”(被讓與給和本案相同的受讓人並且以其整體納入在此作為參考)中所指出的，除了記憶體14之外或是取代該記憶體14，其它類型的元件可被測試。因此，在此有關記憶體14的教示可替代地應用於例如是閘陣列或可程式化的邏輯元件之邏輯晶片、處理器或是專用的晶片，例如，特殊應用的積體電路(ASIC)、微處理器、微控制器、數位信號處理器(DSP)、或類似者。
記憶體14係被設置以結合系統IC 12來運作。明確地說，記憶體14係提供儲存功能給系統IC 12或是其它構件所提供的資料/資訊。系統IC 12係提供在資料/資訊上運算的處理功能，並且可以從記憶體14擷取資訊並且儲存資訊到記憶體14中。當半導體元件10是在正常的動作模式中時，資料/資訊的信號可以藉由記憶體14從系統IC 12來加以接收。
系統IC 12及記憶體14分別可以包括一或多個銲墊16，該些銲墊16可以經由例如是接合線(bonding wire)18來加以連接，以提供在該些晶片及/或其它在半導體元件10之內或是外部的構件之間的連通。如同在此所用的，該等術語“連接”、“耦接”或是其任何變化係表示任何直接或間接的連接或耦接在兩個或多個元件之間。為了清楚起見，在圖1A中，只有一部份的銲墊16及接合線18被提供參考圖號。至少一些的銲墊16及接合線18係提供在系統IC 12與記憶體14之間直接的連通。
在一個實施例中，系統IC 12及記憶體14係以並排的配置安裝在印刷電路板(PCB)基板之上，例如是用於一個多晶片封裝(MCP)。該PCB基板亦可以包含銲墊16及線路19。在一個實施例中，至少某些形成在記憶體14或系統IC 12之上的線路19係被使用作為其它晶片的輸出腳位。
如圖所示，半導體元件10係包含一些外部端子20，該些端子20例如可以是輸入/輸出(I/O)引線、接腳或是銲墊。為了清楚起見，在圖1A中，只有某些外部端子20被提供參考圖號。一般而言，外部端子20係使得在半導體元件10之內的構件能夠與元件10外部的構件交換資料/資訊。在一個實施例中，這些外部端子20中的一或多個係連接至系統IC 12及記憶體14並且供該二者使用。換言之，一個提供I/O功能給系統IC 12之外部端子20亦可提供I/O功能給記憶體14。
為了驗證半導體元件10是正常地運作，內含在其中的構件都應該徹底地被測試。為了此目的，在一個實施例中，記憶體14可以從元件10外部的測試設備接收信號。一或多個測試緩衝多工器電路22係被設置或是納入在記憶體14中。每個多工器電路22大致上是運作以多工在半導體元件10之正常的動作中所產生的信號以及用於半導體元件10的測試所產生的信號之間。例如，在正常的動作中所產生的信號可以源自於系統IC 12，而測試信號可以源自於外部的測試設備。
記憶體14亦可包括一個晶片上的序列樣式產生器，例如是在相關的2002年7月25日申請之美國申請案序號10/205,883且名稱為“用於在積體電路元件中的測試之內部產生的樣式”中所描述者，該申請案被讓與給和本案相同的受讓人並且以其整體納入在此作為參考。該樣式產生器可包括一個測試行位址計數器以及一個測試列位址計數器。該測試行位址計數器係被配置以獨立於該測試列位址計數器來增量。該些位址計數器係作用為內部地產生在測試期間用作為位址的數字序列。
若記憶體14被封裝為一個分離的構件(亦即，和系統IC 12分開)，記憶體之徹底的測試將會需要完全的存取到記憶體14所有的資料、控制及存取點，因而完整的測試樣式可以從記憶體14輸入及抽取出。然而，由於記憶體14係和系統IC 12一起封裝在半導體元件10之中，並且記憶體14的各種存取點係連接至系統IC 12才能正常的動作，所以測試緩衝多工器電路22係藉由多工在正常的動作中來自系統IC 12的信號以及在測試期間來自外部的測試設備的信號之間，以使得記憶體14的完全存取成為可能的。以此種方式，在記憶體14及系統IC 12之間共用的外部端子20可以模擬若記憶體14是個別地封裝時之專用的測試接腳。
在一個實施例中，可被多工的信號係包含時脈致能(CKE)、晶片選擇(CS)、列位址選通(RAS)、行位址選通(CAS)、寫入致能(WE)、資料讀取/寫入遮罩(DQM)、排選擇(BA)、所有的列預充電(AP)、雙向的測試資料I/O(TD)、設定(SET)、以及載入(LOAD)與上述信號的個別之測試的對應信號。應該瞭解的是，在其它實施例中，除了上述的那些信號中之一或多個信號之外的信號都可被多工。
此外，一或多個外部端子20可以是用於測試記憶體14專用的(亦即，非共用在系統IC 12與記憶體14之間)。在一個實施例中，專用的端子20可以接收用於測試(TEST)的信號、類比的字線電壓(VCCP)以及類比的記憶體基板電壓(VBB)。該測試信號一般是運作以使得記憶體14進入測試模式。該VCCP及VBB信號係被使用於藉由提供遠高於或是遠低於VDD及VSS的電壓位準來偏壓該記憶體14。在另一實施例中，只有一個外部端子20，亦即，用於該TEST信號的端子是用於測試記憶體14專用的，並且VCCP及VBB信號是在記憶體14內部產生的。此種配置係減少半導體元件10之外部端子20的總數。在又一實施例中，接收該TEST信號之外部端子20係在記憶體14與系統IC 12之間共用的。在此實施例中，一個不同於正常的動作中所用的電壓位準之電壓位準係被施加至該外部端子20，以使得記憶體14進入測試模式，即如在此更加詳細所述者。
半導體元件10可以運作在正常的動作模式中或是在測試模式中。在正常的動作中，系統IC 12以及記憶體14係合作以接收、處理、儲存以及輸出資料及資訊。在測試模式中，該系統IC 12及記憶體14中之一或二者都可以在功能上被測試，以驗證是否有正常的動作。在本發明的某些實施例中，記憶體14可完全與系統IC 12分開來加以測試。
在一個實施例中，半導體元件10(而且尤其是記憶體14)可以藉由例如是TEST、SET以及LOAD信號之各種控制信號的使用而被設置在測試模式中。記憶體14可包含一個測試輸入控制緩衝器電路40，其大致上作用為接收及緩衝用於程式化記憶體14的控制信號。在某些實施例中，該TEST信號係使其成為一個高值(或是“1”，例如是VDD)並且在整個封裝內的測試中都維持是高的。該SET及LOAD信號最初是在一個低值(或是“0”，例如是GND)。接著該SET及LOAD信號係被提供高脈衝一段預設的期間(例如，10ns)，以致能在記憶體14上的測試緩衝多工器電路22。該元件10目前是在測試模式中。為了離開該測試模式，在一個實施例中，該TEST信號係使其成為一個低值(“0”)，此係清除所有的測試動作並且禁能該些測試輸入緩衝器。
該測試模式可包含兩個階段，一個程式化階段以及一個存取階段。在程式化階段中，記憶體14可被設定或是程式化來用於測試。例如，此設定可包含載入測試位址以及順序的測試資料樣式(或是碼)到記憶體14的各種部件(例如，列及行測試計數器)中。在一個實施例中，一或多個測試資料(TDQ)信號係被用來程式化測試模式、載入測試位址、載入測試向量以及載入測試樣式。該SET以及LOAD信號可被利用來使得測試位址或向量能夠被設定及載入。一個描繪用於程式化一個碼到記憶體14中的SET及LOAD信號的脈衝之範例的時序圖係在以下參考圖8而被展示及描述。所有測試模式的程式化都可以非同步地被執行(亦即，不需要時脈)。在一個實施例中，一測試控制信號(TCNT)係被設定為一個高值(“1”)以使得記憶體14離開該程式化階段而進入該存取階段。在該存取階段中，可不再程式化新的測試位址及向量。
在該存取階段中，該記憶體14係利用該測試位址及測試樣式來操作。在一個實施例中，當在該存取階段中時，該記憶體14僅認可來自被程式化的列及行測試計數器的位址，因而所有外部的位址以及叢發計數器位址都被該記憶體14所忽略。該些TDQ信號係接著被利用來讀取及寫入資料至記憶體14。當在該存取階段中時，一個測試停止列(TSR)計數器信號可被利用以停止該列位址計數器，並且一個測試停止行(TSC)計數器信號可被利用以停止該行位址計數器。此係容許列及行位址獨立的增量(或是減量)。TSR及TSC計數器信號兩者可以是獨立於CLK信號的。一般而言，在某些實施例中，記憶體14在測試期間的程式化可以是非同步的。在其它實施例中，記憶體14的程式化可以是同步的。此外，在該存取階段期間，記憶體14可以根據記憶體的規格來同步地或是非同步地運作。
在根據本發明的各種實施例之系統及方法下，和一或多個其它晶片(例如，系統IC 12)一起封裝的IC晶片(例如，記憶體14)可以在不需要大量的專用的I/O端子下就被完整地測試。來自複雜的外部測試設備(例如，標準的外部記憶體測試器)的控制信號可利用各種測試樣式及序列而被提供至所要的IC晶片之所有的資料、控制及存取墊，以用於徹底且完整的測試。於是，這些實施例係提供IC元件完整且有彈性的測試。
在某些實施例中，在此所述的系統及方法亦可結合在相關的2000年9月21日申請之美國申請案序號09/666,208且名稱為“在多晶片半導體封裝內之晶片測試”中所述的系統及方法而被利用，該申請案被讓與給和本案相同的受讓人並且以其整體納入在此作為參考。
圖1B是根據本發明的另一個實施例之另一範例的半導體元件50的方塊圖。半導體元件50在許多方面係類似於圖1A中所繪的半導體元件10。換言之，半導體元件50係包括一個系統IC 12以及一個記憶體14(分別具有設置於其上的銲墊16)、以及用於將資料/資訊傳送進出半導體元件50之外部端子20。記憶體14係從系統IC 12接收信號。再者，記憶體14係包括一或多個測試緩衝多工器電路22用於使得在正常的動作中所產生的信號以及用於測試所產生的信號之間的多工成為可能的，藉此讓該記憶體14能夠利用外部的測試設備來徹底地加以測試。
在半導體元件50中，系統IC 12以及記憶體14係以堆疊的配置而被設置。在此配置中，系統IC 12可以利用例如是任何適當的黏著劑而附接到記憶體14。線路19可以形成在記憶體14之上以供系統IC 12的輸出腳位使用。再者，儘管未繪出，某些線路19亦可以形成在系統IC 12之上以供記憶體14的輸出腳位使用。
在一個實施例中，測試的類比電壓(亦即，字線電壓(VCCP)以及類比記憶體基板電壓(VBB))中之一或是二者係與正常的動作模式中所使用的電壓多工。為了此，個別的測試緩衝多工器電路22可被設置或是納入在記憶體14中。
測試緩衝多工器電路
圖2A是根據本發明的一個實施例之測試緩衝多工器電路22的一個範例的實施方式的概要圖。測試緩衝多工器電路22可被實施或是納入在記憶體14中，以支援記憶體14的測試。在所描繪的實施例中，該測試緩衝多工器電路22係包括緩衝器電路30a、30b以及傳輸閘電路32a、32b。
一個緩衝器電路30b係連接以從系統IC 12接收一個信號(例如，資料(DQ))，而另一個緩衝器電路30a係連接以從一測試機器經由一個外部端子20來接收一個對應的測試信號(例如，測試資料(TDQ))。緩衝器電路30a係藉由一個致能測試(ET)的信號而被致能，而緩衝器電路30b係利用一個致能正常(EN)的信號而被致能。ET以及EN信號可以是互補的信號，並且兩者可以由例如是接收TEST信號之相同的外部端子所支援。此外部端子可以是專用於接收TEST信號以設定記憶體14在測試模式中、或者是共用在該記憶體14與系統IC 12之間。緩衝器電路30之一個範例的實施方式係被描繪在圖3中。
傳輸閘電路32a係在其輸入處被耦接以接收緩衝器電路30a的輸出。傳輸閘電路32b係同樣地在其輸入處被耦接以接收緩衝器電路30b的輸出。傳輸閘電路32a、32b都接收該致能測試的信號以及致能正常的信號。每個傳輸閘電路32a、32b一般係作用來在該致能測試的信號以及致能正常的信號的值之一個特殊的組合之際，傳輸一個出現在其輸入處的信號的值作為其輸出信號的值。例如，在一個實施例中，當該致能測試的信號具有一個高值(或是“1”)並且該致能正常的信號具有一個低值(或是“0”)時，則來自緩衝器電路30a的輸出信號的值係出現在測試緩衝多工器電路22的輸出Y。傳輸閘電路之一個範例的實施方式係被描述在相關的2001年9月28日申請之美國申請案序號09/967,389且名稱為“積體電路元件的測試”中，該申請案被讓與給和本案相同的受讓人並且以其整體納入在此作為參考。
儘管只有單一測試緩衝器電路22被描繪在圖2A中以用於該資料信號及其對應的測試信號，應瞭解的是，複數個測試緩衝器電路22可被設置在記憶體14上，以用於多工來自系統IC 12的各種其它信號(例如，CLK、CKE、CS、RAS、CAS、WE、DQM、BA以及AP)以及其對應的測試信號(例如，TCLK、TCKE、TCS、TRAS、TCAS、TWE、TDQM、TBA以及TAP)。
在動作中，當測試緩衝多工器電路22被實施在其上的記憶體14是在正常的動作模式中時，來自系統IC 12的信號(例如，DQ)的值係被緩衝且傳輸作為多工器電路22的輸出Y。或者是，當記憶體14是被設置在測試模式中時，來自一個外部的測試設備的信號(例如，TDQ)的值係被緩衝且傳輸作為該多工器電路22的輸出Y。
圖2B是根據本發明的另一個實施例之測試緩衝多工器電路22之另一範例的實施方式的概要圖。在此實施例中，如圖所繪，測試緩衝多工器電路22係包括緩衝器電路34a、34b以及一個NAND閘36。
緩衝器電路34b係連接以從系統IC 12接收一個信號(例如，資料(DQ))，而緩衝器電路34a係連接以從一測試機器經由一個外部端子20來接收一個對應的測試信號(例如，測試資料(TDQ))。緩衝器電路34a與34b係分別藉由該致能測試(ET)的信號以及致能正常(EN)的信號而被致能。NAND閘36係接收在緩衝器電路34a與34b的輸出並且對其執行一個“NAND”運算。NAND閘36係輸出多工器電路22的輸出Y信號的值。
如同圖2A，儘管只有單一測試緩衝器電路22被描繪在圖2B中以用於該資料信號及其對應的測試信號，應瞭解的是，複數個測試緩衝器電路22可被設置在記憶體14之上，以用於多工來自系統IC 12的各種其它信號以及其對應的測試信號。
圖2C是根據本發明的又一實施例之測試緩衝多工器電路22之又一範例的實施方式的概要圖。在此實施例中，如圖所繪，測試緩衝多工器電路22係包括緩衝器電路50a、50b、50c、反相器閘52a、52b、52c、52d、資料緩衝器54a、54b、一個多工器(MUX)56以及一個NOR閘58。
緩衝器電路50a以及反相器閘52a、52b是一條用於例如是在記憶體14的測試模式之程式化階段期間輸入程式碼資料到記憶體14中的路徑之部分。緩衝器電路50a係從一個外部的測試機器接收一個測試信號(例如，測試資料(TDQ))。緩衝器電路50a可以藉由一個從在該致能測試(ET)的信號以及一個測試控制或測試計數器(TCNT)信號之上所執行的邏輯運算導出的信號來加以致能。緩衝器電路50a以及反相器閘52a、52b的輸出是一個用於程式化記憶體14的TDA信號。在一個實施例中，可支援八個TDA信號(亦即，TDA[0：7])以用於程式化達到256種測試碼。亦可以支援八個TDQ信號(亦即，TDQ[0：7])。
在一個實施例中，該TCNT信號在進入測試模式之際預設為一個低值。當記憶體14是在測試模式的程式化階段中，該低值係被維持不變，而在該記憶體14是在測試模式的存取階段中切換至一個高值。TCNT信號可利用該SET以及LOAD(碼)信號而被設定為高值。例如，在一個實施例中，在TDQ[7：0]＝00110000的值之下，該TCNT信號可藉由使得SET信號為一個高值而被設定為VDD。該LOAD信號係被使用於將例如是測試位址或是測試樣式載入暫存器。
緩衝器電路50b及資料緩衝器54a是一條用於例如是在測試模式的存取階段期間輸入測試資料到記憶體14中之路徑的部分。緩衝器電路50b係藉由該致能測試(ET)的信號而被致能，並且可以從一個外部的測試機器接收該測試資料(TDQ))。資料緩衝器54a係連接以接收緩衝器電路50b的輸出信號以及一個時脈(CLK)信號。資料緩衝器54a係閂鎖住電路50b的輸出，並且可以在該CLK信號的一個邊緣上輸出該電路50b的輸出。
緩衝器電路50c及資料緩衝器54b是一條用於例如是在記憶體14的正常動作期間輸入資料到記憶體14中之路徑的部分。緩衝器電路50c係藉由該致能正常(EN)的信號而被致能，並且從系統IC 12接收該資料(DQ)。資料緩衝器54b係連接以接收緩衝器電路50c的輸出信號以及一個時脈(CLK)信號。資料緩衝器54b係閂鎖住電路50c的輸出，並且可以在該CLK信號的一個邊緣上輸出該電路50c的輸出。
多工器56係連接以接收資料緩衝器54a與54b的輸出信號，並且可以利用TEST信號、TSTEN信號或是TCNT信號來加以致能。根據EN及ET信號的值，多工器56將會傳輸(經由反相器閘52c)資料緩衝器54a的輸出或是資料緩衝器54b的輸出至記憶體14上之其它電路。尤其，若記憶體14是在測試模式(存取階段)中，則資料緩衝器54a的輸出係被提供至該記憶體14以用於測試之。若記憶體14是在正常的操作模式中，則資料緩衝器54b的輸出係被提供至該記憶體14。在其它實施例中，多工器56可以由其它例如是NAND閘的電路所取代。
測試輸入控制緩衝器電路
圖4是根據本發明的一個實施例的測試輸入控制緩衝器電路40之一個範例的實施方式的概要圖。測試輸入控制緩衝器電路40可被實施或納入在記憶體14中，以支援記憶體14的測試。測試輸入控制緩衝器電路40大致上作用以在測試模式的程式化階段期間接收及緩衝用於程式化記憶體14的控制信號。如圖所繪，測試控制緩衝器電路40係包括一個位準偵測電路42、輸入緩衝器電路44a、44b、44c、以及反相器閘46a、46b、46c。
位準偵測電路42是選配的，並且當用於接收TEST信號之外部端子是共用在記憶體14以及一個系統IC 12之間時，其可被設置作為測試輸入控制緩衝器電路40的部分。在此種實施例中，為了避免在正常的動作期間不慎將記憶體14設置在測試模式，一個不同於在正常的動作中所用的電壓位準之電壓位準係被使用於將記憶體14設置到測試模式中。例如，此電壓位準可以是一個負電壓(例如，－3V)或是一個高於正常的電壓(例如，若用於記憶體14的VDD是3.3V，則其可為7V)。位準偵測電路42係接收外部的測試信號(XTEST)並且產生一個內部的測試致能(TSTEN)信號，該TSTEN信號係被提供來致能每個輸入緩衝器電路44a、44b、44c。位準偵測電路42之一個範例的實施方式係被描繪在圖5中。
請再次參照圖4，若用於接收該TEST信號之外部端子是專用的，則不需要位準偵測電路42，因此將不會出現在測試輸入控制緩衝器電路40中。在此例中，該外部的測試信號可以直接施加到輸入緩衝器電路44a、44b、44c。在一個實施例中，針對於此種情形，一個高值的TEST信號係使得記憶體14進入測試模式，而一個低值的TEST信號係使得記憶體14離開測試模式。
一個輸入緩衝器電路以及一個反相器閘之專用的配對係被提供給一些程式化控制(PRG)信號(例如，該SET、LOAD以及RESET信號)的每一個信號。對於每個對而言，當輸入緩衝器電路被致能時，個別的控制信號係被緩衝在該輸入緩衝器電路中，接著輸出至個別的反相器閘，在其中該信號係被反相。每個反相器閘的輸出是一個別的程式化P信號(個別地標示為P1、P2、P3)。當記憶體14是在測試模式的程式化階段中時，該些程式化P信號係被提供來控制記憶體14的測試程式化。例如，程式化P信號可被利用來設定在記憶體14中的旗標以及其它的狀況。
應注意到的是，在用於測試輸入控制緩衝器電路40之替代的實施方式中，任何數目的輸入緩衝器電路及反相器閘、或是任何其它適當的電路都可被利用，以支援除了在圖4中所繪之特定的信號之外的控制信號或是取代該等特定的信號的控制信號。
致能測試與致能正常
圖6是根據本發明的一個實施例之一個用於產生致能測試(ET)的信號以及致能正常(EN)的信號之電路80的一個範例的實施方式的概要圖。如圖所繪，此電路80係包括NAND閘82a、82b、82c、82d、延遲電路84a、84b以及反相器閘86a、86b及86c。
NAND閘82a係連接以從測試輸入控制緩衝器電路40接收該等程式化P以及TSTEN信號。例如，該等程式化P信號可以關連到或是對應於該些SET、LOAD以及RESET信號。延遲電路84a及84b係延遲由NAND閘82a所產生的輸出。延遲電路84a及84b亦可以過濾雜訊或電壓尖脈衝，以避免其非故意的進入測試模式。在替代的實施例中，延遲電路84a及84b可以由單一較大的延遲電路所取代。
NAND閘82b及82c係分別在一個輸入處交叉連接。NAND閘82b的另一個輸入係連接以接收延遲電路84b的輸出。NAND閘82c的另一個輸入係連接以接收一個測試重置(TR)信號。該測試重置信號(可以從一個重置信號導出)可被利用來重置一個別的測試模式，而不須完全離開該測試模式。反相器閘86a及86b係連接以接收NAND閘82b的輸出，而NAND閘82d以及反相器閘86c係連接以接收NAND閘82c的輸出。反相器閘86b的輸出是該致能測試(ET)的信號，而反相器閘86c的輸出是該致能正常(EN)的信號。該ET及EN信號係被施加至該測試緩衝多工器電路22(請參見圖2A、2B及2C)。在動作中，根據該TSTEN以及程式化P信號的值之組合，電路80將會輸出特定的值給該致能測試(ET)的信號以及致能正常(EN)的信號，以用於致能該測試或正常的緩衝器。
控制信號多工器電路
圖7是根據本發明的一個實施例之控制信號多工器電路60a、60b、60c的一個範例的實施方式的概要圖。控制信號多工器電路60可被實施或是納入在記憶體14中，以支援記憶體14的測試。
一般而言，每個控制信號多工器電路60係作用來接收、多工以及緩衝一個控制信號以及其對應的測試信號。例如，這些控制信號係包含一個有效的(ACT)信號、一個讀取(RD)信號以及一個寫入(WR)信號，而對應的測試信號係分別包含一個測試ACT(TACT)信號、一個測試RD(TRD)信號以及一個測試WR(TWR)信號。該些控制信號(ACT、RD以及WR)可以在記憶體14上之耦接到系統IC 12的銲墊16處加以接收。該些個別的對應的測試信號(TACT、TRD以及TWR)可以在連接至外部端子20的銲墊16處加以接收，該些外部端子20是共用在記憶體14及系統IC 12之間。應該瞭解的是，在其它實施例中，除了上述的一或多個控制信號之外的控制信號也都可加以多工。
如圖所繪，每個控制信號多工器電路60係包括一個多工緩衝器62(其分別標示為62a、62b及62c)耦接至複數個反相器閘64(其分別標示為64a－64i)。在一個實施例中，每個多工緩衝器62可利用實質上類似於在圖2A及2B中所繪的測試緩衝多工器電路22之任一種實施方式所用的電路來加以實施。每個多工緩衝器62係接收一個致能測試(ET)的信號、一個致能正常(EN)的信號、一個別的控制信號以及對應的測試信號。在記憶體14的正常動作期間，一個多工緩衝器62係藉由該致能正常的信號而被致能，其係容許個別的控制信號(例如，ACT、RD或是WR)能夠被緩衝及輸出。在測試模式中，該多工緩衝器62係藉由該致能測試的信號而被致能，其係容許個別的對應的測試信號(例如，TACT、TRD或是TWR)能夠被緩衝及輸出。
來自多工緩衝器62的輸出信號係被提供給一個別的序列之反相器閘64中的第一個。如圖所示，在每個序列中設置有三個串聯的反相器閘64。每個序列的最後一個反相器閘64的輸出係被提供作為一個控制信號給記憶體14，以用於正常的動作或是測試(根據ET及EN信號而定)。應注意到的是，其它控制信號多工器電路60也可被提供來支援除了在圖7中所繪之特定的信號之外的控制信號、或是取代其的控制信號。
設定及載入序列
圖8是根據本發明的一個實施例之一個設定及載入序列70的一個範例的時序圖。當記憶體14是在測試模式中時，序列70可在程式化階段期間被利用以載入碼到該記憶體14中。尤其，在一個實施例中，測試模式、測試樣式以及測試位址係在此階段中被程式化。
請參照圖8，波形72、74及76係分別針對SET信號、LOAD信號以及TDQ信號來加以提供。一或多個TDQ信號可被利用來讀取及寫入測試資料、設定測試模式碼、載入列及行位址、程式化用於列及行計數器的最低有效位元(LSB)、以及載入測試資料樣式。在一個實施例中，八個TDQ信號係被提供：TDQ[0：7]。如同圖8中之範例的波形所繪，用於測試記憶體14的程式化可非同步地被執行(亦即，不需要一個時脈信號)。該SET及LOAD信號係被用來輸入用於設定測試模式以及使得測試位址或向量能夠被載入的碼。這些碼可以在該一或多個TDQ信號中被提供。例如，該些碼可以指出或代表以下的任何一個：沒有測試、載入列位址模式、保留、載入行位址模式、設定列計數器的LSB、設定/載入測試資料背景方程式、所有偶數列致能、所有奇數列致能、禁能所有的升壓器及穩壓器、禁能冗餘的列及行、設定行計數器的LSB、開始測試計數器、載入資料樣式、設定列計數器的倒數、設定行計數器的倒數、以及個別的DQ存取模式。
例如，在一個實施例中，為了載入一個最初的叢發行位址(亦即，在一個行叢發計數器中的起始位址)，以下的命令係利用在圖8中所示的時序而被發出：SET＝1且TDQ[7：0]＝00000011→此係設定“載入行位址”位元為有效的(例如，LCA＝1)。
LOAD＝1且TDQ[7：0]＝“起始位址”→載入在TDQ處之值到該行位址計數器。
對於僅設定一個測試模式(例如，禁能一個穩壓器、設定存取階段(亦即，TCNT＝1)或是設定8x平行的測試模式)而言，則SET信號結合有效的TDQ是足夠的。在一個實施例中，測試模式可以是持續的或是非持續的。一旦新的碼被程式化之後，非持續的測試模式會離開。持續的測試模式即今在上的碼被程式化之後仍會保持有效的。
減少外部端子的數目
如上所指出者，在記憶體14的測試期間，各種的命令信號係透過複數個專用的外部端子20(圖1與2)而從測試設備加以接收。在本發明的某些實施例中，單一外部端子係被用來接收多個命令信號，以取代複數個專用的外部端子20。將會體認到的是，儘管以下的實施例係參考記憶體14而被描述，該些電路及方法可以輕易地應用到半導體元件封裝中之其它半導體元件。
圖9係描繪根據本發明的一個實施例之電路90，用於透過一個半導體元件封裝的單一共用的外部端子92接收複數個不同的命令信號。共用的外部端子92是外部端子20的可選用的一個實施例。在所描繪的實施例中，共用的外部端子92係耦接至一個反相器94，並且該反相器94的輸出係耦接至一些並列的D型正反器96a、96b、96c及96d的各個正反器的一個輸入。每個D型正反器96a、96b、96c及96d係依序地藉由一個不同的命令輸入時脈信號CK0、CK1、CK2及CK3而被致能，並且分別輸出一個命令信號C_CS、C_RAS、C_CAS、C_WE。電路90的動作係在以下更詳細描述。電路90是圖1A或圖1B的測試輸入控制緩衝器電路40的可選用的一個實施例。
共用的外部端子92亦耦接至一個系統電路98，該系統電路98是圖1A的系統IC 12的可選用的一個實施例。在某些實施例中，系統電路98係被配置以在正常的動作模式中透過外部端子92接收部分的並列的資料(例如，多位元的資料之一個位元)，而並列的D型正反器96a、96b、96c及96d係被配置以在測試模式中處理串列資料。在這些實施例中，外部端子92係被配置以在正常的動作模式中傳遞並列的資料並且在測試模式中傳遞串列的資料。在正常的動作模式中，額外的銲墊(未顯示)可以傳遞該並列的資料之額外的位元至系統電路98。
將會體認到的是，儘管在該描繪的實施例中四個D型正反器係被採用來提供四個命令信號，但是不同的數目個命令信號可以用相配數目個並列的D型正反器而被採用，每個正反器係藉由一個命令輸入時脈信號所致能。同樣將會體認到的是，相同的功能可藉由用其它數位邏輯元件或其組合來取代D型正反器而加以達成。
圖10係描繪由電路90所利用的四個命令輸入時脈信號CK0、CK1、CK2及CK3之一個範例的時序圖。請再次參照圖9，在個別的命令輸入時脈信號CK0、CK1、CK2及CK3的上升邊緣之際，每個D型正反器96a、96b、96c及96d將會串列地捕捉及保存(亦即，緩衝)在外部端子92上之命令信號。藉由命令輸入時脈信號CK0、CK1、CK2及CK3與被置放在外部端子92上之信號的同步化，串列地提供時脈來輸入一序列的命令信號是可能的。
圖11係顯示一個範例的命令暫存器及解碼元件100。該命令暫存器及解碼元件100係被配置以分別接收電路90的數個D型正反器的輸出(如同圖9及11中所標示)作為輸入。該命令暫存器及解碼元件100亦具有一個時脈信號(CK)作為另一輸入。該命令暫存器及解碼元件100係輸出例如是有效的(ACT)、讀取(RD)、寫入(WR)以及預充電(PRE)的功能信號。將會瞭解到的是，在某些實施例中，該命令暫存器是一個和解碼元件分開的個別元件，儘管在圖11中被描繪為一個組合的元件100。在另一實施例中，只有該命令暫存器是必須的。
請再次參照圖9及10，一旦每個命令信號都已被數個D型正反器所補捉到，每個命令信號係呈現在該命令暫存器及解碼元件100的輸入處。該時脈信號係觸發命令暫存器及解碼元件100來從輸入讀取命令信號並且產生適當的功能信號。該時脈信號(CK)係被定時為依照圖10中所繪的最後一個命令輸入時脈信號(CK3 )。
以下的真值表(表1)係顯示可以藉由該命令暫存器及解碼元件100所產生之範例的功能、以及每個功能之範例的命令信號組合。在表1中，高的信號係藉由(H)所代表，低的信號係藉由(L)所代表，而任一信號係藉由(X)所代表。儘管在表1中的功能係欲測試記憶體14，但將會體認到的是，在其它實施例中，由該命令暫存器及解碼元件100所產生的功能信號係欲影響該半導體元件封裝內除了該記憶體14以外的半導體元件。在某些實施例中，該命令暫存器及解碼元件100係接收及解碼少到只有兩個命令信號，並且在其它實施例中，該命令暫存器及解碼元件100係接收及解碼多到有八個或更多個命令信號。
圖12係顯示用於產生在圖9的電路90中所用的依序的命令輸入時脈信號CK0、CK1、CK2以及CK3之一個範例的電路110。兩個具有圖13中所示的波形之信號Q0及Q1係被使用作為電路110的輸入。一個時脈信號LCK亦被使用作為一個輸入。例如，該Q0、Q1以及LCK信號係藉由圖14中所示的一個電路120而被產生。儘管電路110利用NAND閘，但是其它的數位邏輯元件可以替代地被利用。
圖14係顯示用於產生該Q0及Q1信號之範例的電路120。該電路120係採用一個TCK時脈信號以及一個SET信號作為輸入。用於該TCK時脈信號以及SET信號的波形係和圖10及13中所示的波形一起被展示在圖15中。如圖所示，由該電路120所輸出的Q0及Q1信號亦回授到該電路120中，以產生一個RP信號。該電路120亦產生由該電路110(圖12)所採用的時脈信號LCK。如同在此所述的其它電路，電路120僅僅是範例的；許多其它電路都可以輕易地被具有該項技術之通常技能者設計來產生電路110所用的信號。該SET輸入係選配地被用來導通及關閉在圖9中所繪的D型正反器之作用及/或命令暫存器及解碼元件100。因此，該SET輸入可被利用來使得在正常的動作模式以及測試模式之間的轉換變得容易。例如，該SET輸入可以電耦接至一個外部端子20。
亦應該注意的是，該串列地提供時脈來輸入命令的方法亦可被利用來減少其它輸入所必需的外部端子的數目。例如，被用來輸入解碼8個排位址所必需的3位元的命令之三個外部端子可以和一個被用來選擇或是載入一個自動預充電的命令、一個所有的排預充電命令、一個自動更新命令或類似者之外部端子結合。因此，四個外部端子可被縮減成一個。同樣地，被用來輸入8位元的TDQ[0：7]信號之八個外部端子可藉由串列地提供時脈來輸入該TDQ[0：7]信號而被縮減成一個外部端子。
在此所論述的實施例是作為本發明的說明而已。當本發明的這些實施例參考圖式而被描述時，對於熟習此項技術者而言，所述的方法及/或特定的結構之各種的修改或改變可變為明顯的。例如，在此論述之共用的銲墊係選配地由一個其它共用的電連接器，例如是連接器接腳、插座、插頭、插孔、測試點、導線、邊緣連接器、或類似者所取代。在此論述的半導體元件封裝係選配地包含一個系統級封裝、系統單晶片、或是模組內系統的封裝。
所有此種依據本發明的教示以及透過這些教示而對此項技術有所增進之修改、調整或變化都被視為在本發明的精神與範疇之內。因此，這些說明及圖式不應以限制性的意思來考慮，因為所了解的是本發明決不僅限於所舉出的實施例而已。將會體認到的是，在此所用的該些用語“包括”、“包含”以及“具有”係明確地欲被解釋為開放式的用法。
10、50．．．半導體元件
12．．．系統積體電路(IC)
14．．．記憶體
16．．．銲墊
18．．．接合線
19．．．線路
20．．．外部端子
22．．．測試緩衝多工器電路
30a、30b．．．緩衝器電路
32a、32b．．．傳輸閘電路
34a、34b．．．緩衝器電路
36．．．NAND閘
40．．．測試輸入控制緩衝器電路
42．．．位準偵測電路
44a、44b、44c．．．輸入緩衝器電路
46a、46b、46c．．．反相器閘
50a、50b、50c．．．緩衝器電路
52a、52b、52c、52d．．．反相器閘
54a、54b．．．資料緩衝器
56．．．多工器(MUX)
58．．．NOR閘
60、60a、60b、6oc．．．控制信號多工器電路
62、62a、62b、62c多工緩衝器
64、64a－64i．．．反相器閘
70．．．序列
72、74、76．．．波形
80．．．電路
82a、82b、82c、82d．．．NAND閘
84a、84b．．．延遲電路
86a、86b、86c．．．反相器閘
90．．．電路
92．．．共用的外部端子
94．．．反相器
96a、96b、96c、96d．．．D型正反器
98．．．系統電路
100．．．命令暫存器及解碼元件
110、120．．．電路
為了更完整的瞭解本發明以及進一步的特點與優點，現在參考以下結合所附的圖式之說明，其中：圖1A是根據本發明的一個實施例之範例的半導體元件的方塊圖。
圖1B是根據本發明的一個實施例之另一範例的半導體元件的方塊圖。
圖2A是根據本發明的一個實施例的測試緩衝多工器電路之一個範例的實施方式之概要圖。
圖2B是根據本發明的一個實施例的測試緩衝多工器電路之另一個範例的實施方式之概要圖。
圖2C是根據本發明的一個實施例的測試緩衝多工器電路之又一個範例的實施方式之概要圖。
圖3是輸入緩衝器電路的一個範例的實施方式的概要圖。
圖4是根據本發明的一個實施例的測試輸入控制緩衝器電路之一個範例的實施方式的概要圖。
圖5是根據本發明的一個實施例的位準偵測電路之一個範例的實施方式的概要圖。
圖6是根據本發明的一個實施例的用於產生致能測試的信號以及致能正常的信號的電路之一個範例的實施方式的概要圖。
圖7是根據本發明的一個實施例的控制信號多工器電路之一個範例的實施方式的概要圖。
圖8是根據本發明的一個實施例的一個設定及載入序列之範例的時序圖。
圖9是根據本發明的一個實施例之用於透過單一外部端子接收複數個不同的命令信號之範例的電路。
圖10是根據本發明的一個實施例之由圖9的電路所使用的一組輸入時脈信號之範例的時序圖。
圖11是根據本發明的一個實施例之範例的命令暫存器及解碼元件。
圖12是根據本發明的一個實施例之用於產生圖11的輸入時脈信號之範例的電路。
圖13係顯示根據本發明的一個實施例之圖12的電路的輸入信號之範例的波形。
圖14是根據本發明的一個實施例之用於產生圖12的電路的輸入信號之範例的電路。
圖15係顯示根據本發明的一個實施例之圖14的電路的輸入信號之範例的波形以及圖10與13的波形。
10．．．半導體元件
12．．．系統積體電路(IC)
14．．．記憶體
16．．．銲墊
18．．．接合線
19．．．線路
20．．．外部端子
22．．．測試緩衝多工器電路
40．．．測試輸入控制緩衝器電路

Claims (27)

  1. 一種用於測試在半導體元件封裝中的積體電路之系統，其係包括：一個第一積體電路；一個第二積體電路；一個命令暫存器，其係被配置以接收複數個用於影響該第二積體電路的命令信號；一個外部端子，其係被配置以在一個第一模式中傳遞用於供該第一積體電路利用的資料，並且在一個第二模式中傳遞用於供該第二積體電路利用的資料；複數個數位邏輯元件，其係耦接在該外部端子以及命令暫存器之間，每個數位邏輯元件係被配置以接收一個不同的時脈信號並且輸出該複數個命令信號中之一；以及一個半導體元件封裝，其係被配置以封裝該第一積體電路、第二積體電路以及命令暫存器。
  2. 如申請專利範圍第1項之系統，其中該第二積體電路係包含一個記憶體元件。
  3. 如申請專利範圍第1項之系統，其中該第二積體電路係包含一個SDRAM。
  4. 如申請專利範圍第1項之系統，其中該複數個命令信號係被配置用於測試該第二積體電路。
  5. 如申請專利範圍第1項之系統，其中該外部端子係包含一個測試點、一個連接器、一個銲墊或是一個接腳。
  6. 如申請專利範圍第1項之系統，其中該外部端子係被 配置以串列地傳遞資料至該第二積體電路。
  7. 如申請專利範圍第1項之系統，其中該外部端子係被配置用於串列地傳遞資料至該第二積體電路並且用於並列地傳遞資料至該第一積體電路。
  8. 如申請專利範圍第1項之系統，其更包括被配置以輸出由該些數位邏輯元件所接收之不同的時脈信號之電路。
  9. 如申請專利範圍第1項之系統，其中該命令暫存器係被設置在該第二積體電路之內。
  10. 一種用於測試在半導體元件封裝中的積體電路之系統，其係包括：一個被配置以儲存數位資料的記憶體元件；一個命令暫存器，其係被配置以接收複數個用於該記憶體元件的控制之命令信號；一個被配置以接收串列資料之外部端子；複數個耦接在該外部端子以及命令暫存器之間的數位邏輯元件，該複數個數位邏輯元件係被配置以從該外部端子接收該串列資料，並且響應於該串列資料以產生該複數個命令信號；以及一個半導體元件封裝，其係被配置以包含該記憶體元件、複數個數位邏輯元件以及至少部分的外部端子。
  11. 如申請專利範圍第10項之系統，其中該複數個命令信號的每個命令信號係以並列的資料從該複數個數位邏輯元件傳送至該命令暫存器。
  12. 如申請專利範圍第10項之系統，其中該複數個數位 邏輯元件係內含在該記憶體元件中。
  13. 如申請專利範圍第10項之系統，其中該半導體元件封裝係包含一個系統單晶片或是模組內系統的封裝。
  14. 一種用於測試在一個半導體元件封裝中的一個第一積體電路之方法，該方法係包括：在該半導體元件封裝的單一外部端子處串列地接收複數個命令信號；將該些串列地接收到的複數個命令信號轉換為並列的資料；傳遞該並列的資料至一個命令暫存器；利用該傳遞至命令暫存器之並列的資料來影響該第一積體電路；以及利用該單一外部端子以用於傳遞資料至該半導體元件封裝內之一個第二積體電路。
  15. 如申請專利範圍第14項之方法，其中該第一積體電路是一個記憶體元件。
  16. 如申請專利範圍第14項之方法，其中傳遞至該第二積體電路的資料係為一個並列的格式。
  17. 如申請專利範圍第14項之方法，其中該半導體元件封裝係被配置以包含一個系統單晶片。
  18. 如申請專利範圍第14項之方法，其更包含從一個其中該些命令信號係串列地被接收之測試模式改變至一個其中該單一外部端子係被使用於傳遞資料至該第二積體電路之正常的動作模式。
  19. 一種用於操作在一個半導體元件封裝中的一個記憶體元件之方法，該方法係包括：在該半導體元件封裝的一個外部端子處接收一個串列的資料信號；傳遞該接收到的串列的資料信號至複數個數位邏輯元件，該複數個數位邏輯元件係被配置以響應於該接收到的串列資料來產生一個命令信號；在一個命令暫存器以一個並列的格式接收該所產生的命令信號；以及響應於在該命令暫存器處所接收到的命令信號來操作該記憶體元件。
  20. 如申請專利範圍第19項之方法，其中該外部端子係與一個系統積體電路共用，並且其係被配置以在一個測試模式中傳遞供該記憶體元件使用的資料且被配置以在一個正常的動作模式中傳遞供該系統積體電路使用的資料。
  21. 如申請專利範圍第19項之方法，其更包括產生複數個依序的時脈信號以供該複數個數位邏輯元件使用。
  22. 如申請專利範圍第19項之方法，其中在該命令暫存器處所接收到的命令信號係包含一個排位址。
  23. 一種用於操作在半導體元件封裝中的積體電路之系統，其係包括：用於在一個半導體元件封裝處串列地接收一個命令信號以及用於在該半導體元件封裝處接收第一並列的資料之共用的裝置； 用於轉換該串列地接收到的命令信號為第二並列的資料之裝置；用於傳遞該第二並列的資料至一個命令暫存器之裝置；用於在一個第一模式中利用被傳遞至該命令暫存器之第二並列的資料來測試在該半導體元件封裝內之一個第一積體電路之裝置；用於從該第一模式改變為一個第二模式之裝置；以及用於響應於在該第二模式中之第一並列的資料來操作在該半導體元件封裝內之一個第二積體電路之裝置。
  24. 如申請專利範圍第23項之系統，其中該第二積體電路是一個記憶體元件。
  25. 如申請專利範圍第23項之系統，其中該第二並列的資料係包含一個寫入致能(WE)命令。
  26. 如申請專利範圍第23項之系統，其中該第一模式是一個測試模式，並且該第二模式是一個正常的動作模式。
  27. 如申請專利範圍第23項之系統，其中該第二並列的資料係包含一個排選擇(BA)命令。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI569022B (zh) * 2013-07-10 2017-02-01 晶豪科技股份有限公司 測試系統
TWI797283B (zh) * 2018-05-03 2023-04-01 美商微晶片科技公司 用於微控制器及處理器輸入/輸出引腳的完整性監測周邊裝置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US7245141B2 (en) 2002-11-27 2007-07-17 Inapac Technology, Inc. Shared bond pad for testing a memory within a packaged semiconductor device
US8001439B2 (en) 2001-09-28 2011-08-16 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8166361B2 (en) * 2001-09-28 2012-04-24 Rambus Inc. Integrated circuit testing module configured for set-up and hold time testing
US7370256B2 (en) * 2001-09-28 2008-05-06 Inapac Technology, Inc. Integrated circuit testing module including data compression
US7404117B2 (en) * 2005-10-24 2008-07-22 Inapac Technology, Inc. Component testing and recovery
US7673193B1 (en) 2005-08-18 2010-03-02 Rambus Inc. Processor-memory unit for use in system-in-package and system-in-module devices
US7309999B2 (en) 2002-11-27 2007-12-18 Inapac Technology, Inc. Electronic device having an interface supported testing mode
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
US7466160B2 (en) * 2002-11-27 2008-12-16 Inapac Technology, Inc. Shared memory bus architecture for system with processor and memory units
US7555690B1 (en) 2004-12-23 2009-06-30 Xilinx, Inc. Device for and method of coupling test signals to a device under test
US7779311B2 (en) * 2005-10-24 2010-08-17 Rambus Inc. Testing and recovery in a multilayer device
US7593271B2 (en) * 2006-05-04 2009-09-22 Rambus Inc. Memory device including multiplexed inputs
JP2007335809A (ja) * 2006-06-19 2007-12-27 Nec Electronics Corp 半導体装置及び半導体装置の動作制御方法
WO2008042403A2 (en) * 2006-10-03 2008-04-10 Inapac Technologies, Inc. Memory accessing circuit system
US7561027B2 (en) * 2006-10-26 2009-07-14 Hewlett-Packard Development Company, L.P. Sensing device
US8341476B1 (en) * 2008-10-31 2012-12-25 Marvell International Ltd. I-R voltage drop screening when executing a memory built-in self test
JP2010182358A (ja) * 2009-02-04 2010-08-19 Elpida Memory Inc 半導体装置
KR101212737B1 (ko) * 2010-12-17 2012-12-14 에스케이하이닉스 주식회사 반도체 메모리 장치
TWI456216B (zh) * 2012-07-19 2014-10-11 Novatek Microelectronics Corp 積體電路及其測試系統
JP2019168755A (ja) 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリシステム、電源制御回路及び制御方法
KR20220059983A (ko) * 2020-11-02 2022-05-11 삼성전자주식회사 메모리 패키지, 메모리 패키지를 포함하는 스토리지 장치, 그리고 스토리지 장치의 동작 방법
TWI800008B (zh) * 2021-09-24 2023-04-21 英業達股份有限公司 測試非揮發性記憶體儲存裝置背板之系統及方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6205082B1 (en) * 1998-05-25 2001-03-20 Fujitsu Limited LSI device with memory and logics mounted thereon
TW434560B (en) * 1997-07-16 2001-05-16 Tanisys Technology Inc Automated method for a memory test system
US6366487B1 (en) * 1998-12-30 2002-04-02 Samsung Electronics Co., Ltd. Plurality of integrated circuit chips
TW544301B (en) * 1999-06-22 2003-08-01 Teratech Corp Ultrasound probe with integrated electronics
US6732304B1 (en) * 2000-09-21 2004-05-04 Inapac Technology, Inc. Chip testing within a multi-chip semiconductor package

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5594694A (en) 1995-07-28 1997-01-14 Micron Quantum Devices, Inc. Memory circuit with switch for selectively connecting an input/output pad directly to a nonvolatile memory cell
US5825697A (en) 1995-12-22 1998-10-20 Micron Technology, Inc. Circuit and method for enabling a function in a multiple memory device module
US6194738B1 (en) 1996-06-13 2001-02-27 Micron Technology, Inc. Method and apparatus for storage of test results within an integrated circuit
US6216240B1 (en) * 1997-06-26 2001-04-10 Samsung Electronics Co., Ltd. Merged memory and logic (MML) integrated circuits including memory test controlling circuits and methods
KR100276654B1 (ko) * 1998-10-08 2001-01-15 윤종용 내장 메모리를 구비한 반도체 장치
US6246615B1 (en) 1998-12-23 2001-06-12 Micron Technology, Inc. Redundancy mapping in a multichip semiconductor package
US6191603B1 (en) 1999-01-08 2001-02-20 Agilent Technologies Inc. Modular embedded test system for use in integrated circuits
JP3955712B2 (ja) * 2000-03-03 2007-08-08 株式会社ルネサステクノロジ 半導体装置
US6812726B1 (en) 2002-11-27 2004-11-02 Inapac Technology, Inc. Entering test mode and accessing of a packaged semiconductor device
US7240254B2 (en) 2000-09-21 2007-07-03 Inapac Technology, Inc Multiple power levels for a chip within a multi-chip semiconductor package
US7444575B2 (en) 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US7006940B1 (en) 2002-11-27 2006-02-28 Inapac Technology, Inc. Set up for a first integrated circuit chip to allow for testing of a co-packaged second integrated circuit chip
JP3502033B2 (ja) * 2000-10-20 2004-03-02 沖電気工業株式会社 テスト回路
JP5044868B2 (ja) 2000-11-17 2012-10-10 富士通セミコンダクター株式会社 半導体装置およびマルチチップモジュール
JP4339534B2 (ja) * 2001-09-05 2009-10-07 富士通マイクロエレクトロニクス株式会社 メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置
US6996745B1 (en) 2001-09-27 2006-02-07 Sun Microsystems, Inc. Process for shutting down a CPU in a SMP configuration
US7245141B2 (en) 2002-11-27 2007-07-17 Inapac Technology, Inc. Shared bond pad for testing a memory within a packaged semiconductor device
US7061263B1 (en) 2001-11-15 2006-06-13 Inapac Technology, Inc. Layout and use of bond pads and probe pads for testing of integrated circuits devices
US6825683B1 (en) 2002-04-18 2004-11-30 Cypress Semiconductor Corporation System and method for testing multiple integrated circuits that are in the same package
JP4284154B2 (ja) * 2003-10-30 2009-06-24 株式会社東芝 マルチチップパッケージ型メモリシステム
US7075175B2 (en) * 2004-04-22 2006-07-11 Qualcomm Incorporated Systems and methods for testing packaged dies
US7133798B1 (en) 2004-10-18 2006-11-07 Inapac Technology, Inc. Monitoring signals between two integrated circuit devices within a single package
US7053470B1 (en) 2005-02-19 2006-05-30 Azul Systems, Inc. Multi-chip package having repairable embedded memories on a system chip with an EEPROM chip storing repair information

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW434560B (en) * 1997-07-16 2001-05-16 Tanisys Technology Inc Automated method for a memory test system
US6205082B1 (en) * 1998-05-25 2001-03-20 Fujitsu Limited LSI device with memory and logics mounted thereon
US6366487B1 (en) * 1998-12-30 2002-04-02 Samsung Electronics Co., Ltd. Plurality of integrated circuit chips
TW544301B (en) * 1999-06-22 2003-08-01 Teratech Corp Ultrasound probe with integrated electronics
US6732304B1 (en) * 2000-09-21 2004-05-04 Inapac Technology, Inc. Chip testing within a multi-chip semiconductor package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI569022B (zh) * 2013-07-10 2017-02-01 晶豪科技股份有限公司 測試系統
TWI797283B (zh) * 2018-05-03 2023-04-01 美商微晶片科技公司 用於微控制器及處理器輸入/輸出引腳的完整性監測周邊裝置

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