JP5044868B2 - 半導体装置およびマルチチップモジュール - Google Patents
半導体装置およびマルチチップモジュール Download PDFInfo
- Publication number
- JP5044868B2 JP5044868B2 JP2000351602A JP2000351602A JP5044868B2 JP 5044868 B2 JP5044868 B2 JP 5044868B2 JP 2000351602 A JP2000351602 A JP 2000351602A JP 2000351602 A JP2000351602 A JP 2000351602A JP 5044868 B2 JP5044868 B2 JP 5044868B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- built
- semiconductor
- interface unit
- operation mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体装置を混載したMCM（マルチチップモジュール）、およびMCMに使用される半導体装置に関する。
【０００２】
【従来の技術】
電子機器の小型化・高性能化に伴い、電子機器に搭載される半導体装置の小型化・高性能化が求められている。このため、１チップでシステムを構成できるシステムLSIおよびLSIパッケージ中に複数のベアチップを搭載したMCMが開発されている。最近では、LSIチップ上に別のLSIチップを積層するチップ・オン・チップと称するMCMが開発されている。
【０００３】
例えば、ロジックチップおよびメモリチップを混載してMCMを製造する場合、ロジックチップおよびメモリチップは、それぞれ別のウエハプロセス工程を経て完成する。完成したロジックチップおよびメモリチップは、ウエハからチップを切り出す前にそれぞれプローブ試験が実行され、良品が選別される。そして、良品チップのみを使用してMCMが組み立てられる。
【０００４】
【発明が解決しようとする課題】
一般に、MCMに搭載されるロジックチップは、メモリチップを制御する制御回路およびメモリチップとのインタフェース回路を有している。しかし、ロジックチップのプローブ試験を実行する際にメモリチップは接続されていない。このため、プローブ試験では、上記制御回路およびインタフェース回路の動作試験を実行できないという問題があった。
【０００５】
例えば、ロジックチップ内の機能ブロックで処理するデータが、一時的にメモリチップ内に保持される場合（すなわち、メモリチップをバッファとして使用する場合）、機能ブロックとメモリチップとの間、および機能ブロック間でのデータの受け渡し等の評価ができない。
従来、上記動作試験および評価は、ロジックチップとメモリチップをMCMに組み立てた後でなければ行うことができなかった。このため、万一制御回路またはインタフェース回路に不具合がある場合、組み立てたMCMは、良品のメモリチップを含むのにもかかわらず不良品として廃棄しなくてはならなかった。
【０００６】
本発明の目的は、MCMに使用される半導体装置において、MCMに組み立てる前の単体での試験を確実に実行することにある。
本発明の別の目的は、MCMの組み立て歩留を向上することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置および本発明のマルチチップモジュールでは、半導体装置のインタフェース部に別途製造された半導体メモリ装置が接続される。半導体装置に形成される内蔵メモリは、インタフェース部の少なくとも一部に接続される。メモリ選択回路は、第１動作モード時に内蔵メモリをアクセス可能にし、第２動作モード時に内蔵メモリをアクセス不能にする。このため、例えば、半導体装置を第１動作モードにし、内蔵メモリをアクセスすることで、半導体メモリ装置がインタフェース部に接続されないときにも、半導体装置を所定のシステムとして動作できる。内蔵メモリを半導体メモリ装置の代わりに使用することで、半導体装置単体でインタフェース部およびそれに関連する回路を試験できる。この結果、マルチチップモジュールの組み立て歩留を向上できる。内蔵メモリを試験に使用する場合、内蔵メモリの記憶容量は、半導体メモリ装置の記憶容量より小さくてよい。
【０００８】
インタフェース部を介して半導体装置と半導体メモリ装置とが接続された後（マルチチップモジュールとして組み立てられた後）に、半導体装置により、第１動作モード時に内蔵メモリをアクセスし、第２動作モード時に半導体メモリ装置をアクセスすることで、使用できるメモリ容量を増やすことができる。例えば、半導体メモリ装置に第１動作モードまたは第２動作モードであることを伝達する端子を形成することで、内蔵メモリと半導体メモリ装置とのアクセスの切り替えを容易にできる。
【０００９】
本発明の半導体装置および本発明のマルチチップモジュールでは、インタフェース部の少なくとも一部は、内蔵メモリおよび半導体メモリ装置で共用される。このため、半導体装置は、インタフェース部の回路規模を最小限にして、内蔵メモリおよび半導体メモリ装置をアクセスできる。第２動作モード時に半導体メモリ装置をアクセスすれば、データバス等が競合することはない。
【００１０】
本発明の半導体装置および本発明のマルチチップモジュールでは、インタフェース部は、第１インタフェース部と第２インタフェース部とを備えている。第１インタフェース部は、内蔵メモリに接続され、第１動作モード時に制御信号を出力する。このとき、半導体装置は内蔵メモリをアクセスできる。第２インタフェース部は、半導体メモリ装置に接続され、第２動作モード時に制御信号を出力する。このとき、半導体装置は、半導体メモリ装置をアクセスできる。半導体装置は、動作モードに応じて、第１および第２インタフェース部を制御することで、内蔵メモリおよび半導体メモリ装置を容易にアクセスできる。
【００１１】
本発明の半導体装置では、第１インタフェース部は、内蔵メモリをアクセスするときに活性化される第１選択信号を内蔵メモリに出力する。第２インタフェース回路は、半導体メモリ装置をアクセスするときに活性化される第２選択信号を半導体メモリ装置に出力する。メモリ選択回路は、第１動作モード時に第１インタフェース部を活性化し、内蔵メモリを動作させ、第２動作モード時に第２インタフェース部を活性化し、半導体メモリ装置を動作させる。このため、半導体装置は、動作モードに応じて、第１および第２インタフェース部を活性化することで、内蔵メモリおよび半導体メモリ装置を容易にアクセスできる。
【００１２】
本発明の半導体装置および本発明のマルチチップモジュールでは、半導体装置は、試験を実行するときに第１動作モード（試験モード）になり、半導体メモリ装置を動作させるときに第２動作モード（通常動作モード）になる。内蔵メモリを使用して動作試験を実行することで、不良の原因が半導体装置にあるのか、半導体メモリ装置にあるのかを容易に判断できる。また、内蔵メモリを半導体メモリ装置の代わりに使用することで、半導体メモリ装置をインタフェース部に接続する前に、半導体装置単体でインタフェース部およびそれに関連する回路を試験できる。
【００１３】
本発明の半導体装置では、内蔵メモリの記憶素子は、半導体メモリの記憶素子と異なっている。内蔵メモリの変換回路は、インタフェース部が出力する半導体メモリ装置の制御信号のタイミングを、内蔵メモリを動作させるタイミングに変換する。変換回路により、内蔵メモリは、あたかも半導体メモリ装置のように動作する。すなわち、内蔵メモリは、擬似的に半導体メモリ装置と同一に動作する。内蔵メモリを、製造プロセスの簡単なメモリセルで構成することで、半導体装置のチップサイズを低減できる。例えば、半導体メモリ装置がDRAMで構成される場合、内蔵メモリをSRAMで構成することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１および図２は、本発明の半導体装置およびマルチチップモジュールの第１の実施形態を示している。
【００１５】
図１は、MCMに使用される半導体装置であるロジックチップ１０を示している。図に示したロジックチップ１０は、ウエハプロセス工程を完了したものであり、単体で動作可能である。実際には、複数のロジックチップ１０が、ウエハ上に連結されている。
ロジックチップ１０は、内部回路１２、インタフェース部１４、メモリ選択回路１６、および内蔵メモリ１８（例えばSRAM）を有している。
【００１６】
インタフェース部１４は、内部回路１２に接続されており、制御信号発生部１４ａ、アドレス信号発生部１４ｂ、データ入出力部１４ｃを有している。制御信号発生部１４ａは、内蔵メモリ１８および後述するメモリチップ３２（図２）を制御する制御信号を出力する。アドレス信号発生部１４ｂは、内蔵メモリ１８およびメモリチップ３２を動作する際に、そのメモリセルを特定するためのアドレス信号を出力する。データ入出力部１４ｃは、内蔵メモリ１８およびメモリチップ３２に対してデータを入出力する。
【００１７】
インタフェース部１４と内蔵メモリ１８を接続する信号線の途中には、それぞれインタコネクト配線用のコンタクト２０が形成されている。インタコネクト配線については、後述する図２で説明する。
メモリ選択回路１６は、信号線２２を介して内蔵メモリ１８に接続された試験用のパッド２４と、信号線２２と接地線との間に配置された高抵抗２６とを有している。信号線２２の論理レベルは、イネーブル信号ENとして内蔵メモリ１８に伝達される。すなわち、イネーブル信号ENは、パッド２４に高電圧を印加することで高レベルになり、パッド２４がオープンのとき低レベルになる。内蔵メモリ１８は、高レベルのイネーブル信号ENを受け、動作可能な状態になる（第１動作モード）。内蔵メモリ１８は、低レベルのイネーブル信号ENを受け、非活性化される（第２動作モード）。
【００１８】
図２は、図１に示したロジックチップ１０上にインタコネクト配線２８およびバンプ３０を形成した状態を示している。
インタコネクト配線２８は、コンタクト２０とバンプ３０とを接続している。この後の製造工程において、半導体メモリ装置であるメモリチップ３２（例えばSRAM）が、バンプ３０を介してロジックチップ１０に接続され、チップ・オン・チップ構造のマルチチップモジュールが形成される。内蔵メモリ１８の記憶容量は、メモリチップ３２の記憶容量に比べて小さくされている。図２に示したように、この実施形態では、インタフェース部１４が入出力する信号は、内蔵メモリ１８およびメモリチップ３２で共有されている。
【００１９】
図３は、図２に示したロジックチップ１０の断面を示している。
ロジックチップ１０は、例えばシリコン基板１０ａを使用して形成されている。シリコン基板１０ａには、図示しないトランジスタが形成されている。シリコン基板１０ａ上には、トランジスタを互いに接続し回路を構成する配線１０ｂが形成されている。これ等配線１０ｂは、絶縁膜１０ｃにより互いに分離されてている。絶縁膜１０ｃ上には、ポリイミド等からなる絶縁膜１０ｄが形成されている。絶縁膜１０ｃ、１０ｄには開口部が形成され、配線１０ｂのコンタクト２０が形成されている。コンタクト２０には、アルミニウムあるいは銅等からなるインタコネクト配線２８が形成されている。インタコネクト配線２８は、樹脂のカバー膜１０ｅにより覆われている。カバー膜１０ｅにはインタコネクト配線２８を露出する開口部が形成されており、この開口部に、はんだあるいは金等からなるバンプ３０が形成されている。バンプ３０は、メモリチップ３２に形成される場合もある。
【００２０】
次に、ロジックチップ１０のプローブ試験について説明する。プローブ試験は、ウエハ状態で実行される。
まず、所定のテストパターンがロジックチップ１０に供給され、ロジックチップ１０から出力されるデータと期待値とが比較され、内部回路１２が機能試験が実行される。このとき、メモリチップ３２を制御する制御回路およびメモリチップ３２にデータを入出力する機能ブロックは、試験されない。
【００２１】
内部回路１２のうち所定の回路が正常に動作することが確認された後、メモリ選択回路１６のパッド２４に高電圧が印加される。内蔵メモリ１８は、動作可能になる。そして、メモリチップ３２の代わりに内蔵メモリ１８を使用して、上記制御回路、機能ブロック、およびインタフェース部１４の試験が実行される。すなわち、従来、ロジックチップ１０のプローブ試験では確認できなかった回路動作を試験できる。このプローブ試験により、従来と異なり、良品のロジックチップ１０を確実に選別できる。内蔵メモリ１８の記憶容量は、制御回路および機能ブロックを試験に必要な最小の容量でよい。
【００２２】
メモリチップ３２は、別途プローブ試験が実行される。そして、プローブ試験の後、良品のロジックチップ１０と良品のメモリチップ３２とがバンプ３０を介して接続され、MCMとして組み立てられる。プローブ試験以後、パッド２４はオープンにされるため、イネーブル信号ENは、常に低レベルになる。すなわち、MCMに組み立て後、内蔵メモリ１８が活性化されることはない。プローブ試験後、パッド２４はオープンにされるため、パッド２４は、プローブ針を接触できる最小限の大きさに形成すればよい。
【００２３】
以上、本実施形態では、ロジックチップ１０にメモリチップ３２を代用する内蔵メモリ１８を形成した。ロジックチップ１０は、試験を実行するときに第１動作モード（試験モード）になり、半導体メモリ装置を動作させるときに第２動作モード（通常動作モード）になる。このため、メモリチップ３２をロジックチップ１０に接続する前に（すなわち、ロジックチップ１０単体で）、内部回路１２およびインタフェース部１４の試験を実行できる。この結果、良品のロジックチップ１０と良品のメモリチップ３２とを使用してMCMを組み立てることができ、MCMの組み立て歩留を向上できる。
【００２４】
内蔵メモリ１８の記憶容量をメモリチップ３２の記憶容量より小さくし、内部回路１２およびインタフェース部１４を試験可能な最小限の容量にしたので、ロジックチップ１０のチップサイズが大幅に増大することはない。
図４は、本発明の半導体装置およびマルチチップモジュールの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００２５】
この実施形態では、ロジックチップ３４は、イネーブル信号ENの論理を反転するインバータ３４ａを有している。イネーブル信号ENの反転信号は、コンタクト２０およびインタコネクト配線２８を介してバンプ３０に接続されている。メモリチップ３６は、バンプ３０を介してイネーブル信号ENの反転信号を受ける専用の端子３６ａを有している。その他の構成は、第１の実施形態と同一である。
【００２６】
この実施形態では、イネーブル信号ENを高レベルにすることで内蔵メモリ１８が動作可能になり、イネーブル信号ENを低レベルにすることでメモリチップ３６が動作可能になる。このため、ロジックチップ３４とメモリチップ３６とをMCMに組み立てた後でも、パッド２４に高電圧を印加することで、メモリチップ３６を非活性化し、内蔵メモリ１８を活性化でき、内部回路１２およびインタフェース部１４の試験を実行できる。パッド２４は、MCMの組み立て時に、例えば、ボンディングワイヤでMCMのリードフレーム（外部端子）に接続される。この結果、例えば、MCMの出荷後に不良が発生した場合にも、不良の原因がロジックチップ３４にあるのか、メモリチップ３６にあるのかが容易に判断される。また、不良品をテスタ解析する前に、ロジックチップ３４とメモリチップ３６とを切り離す必要がないため、不良解析を円滑に行うことができる。従来は、両チップ３４、３６をテスタ解析できる状態に分離することが困難であった。
【００２７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、イネーブル信号ENの切り替えにより、内蔵メモリ１８またはメモリチップ３６を動作させたので、不良の原因がロジックチップ３４にあるのか、メモリチップ３６にあるのかを容易に判断できる。
インタフェース部１４を介してロジックチップ３４とメモリチップ３６とが接続された後（マルチチップモジュールとして組み立てられた後）、内蔵メモリ１８を動作できる。このため、内蔵メモリをワークメモリまたはバッファメモリとして使用することで、MCMが使用できるメモリ容量を増やすことができる。
【００２８】
メモリチップ３６に第１動作モードまたは第２動作モードであることを伝達する端子３６ａを形成したので、内蔵メモリ１８とメモリチップ３６とのアクセスの切り替えを容易にできる。この際、データバス等が競合することはない。
図５は、本発明の半導体装置およびマルチチップモジュールの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００２９】
この実施形態では、ロジックチップ３８におけるインタフェース部１４の制御信号発生部１４ｄが、第１の実施形態の制御信号発生部１４ａと相違している。メモリ選択回路１６は、制御信号発生部１４ｄにイネーブル信号ENを出力している。その他の構成は、第１の実施形態と同一である。
制御信号発生部１４ｄは、内蔵メモリ１８のチップセレクト端子にチップセレクト信号CS1を出力する第１インタフェース部（図示せず）と、メモリチップ３２のチップセレクト端子にチップセレクト信号CS2を出力する第２インタフェース部（図示せず）とを有している。第１インタフェース部は、メモリ選択回路１６から高レベルのイネーブル信号ENを受けたときに、チップセレクト信号CS1を活性化する（第１動作モード）。第２インタフェース部は、メモリ選択回路１６から低レベルのイネーブル信号ENを受けたときに、チップセレクト信号CS2を活性化する（第１動作モード）。チップセレクト信号CS1の活性化により、内蔵メモリ１８は、読み出し動作または書き込み動作を開始する。チップセレクト信号CS2の活性化により、メモリチップ３２は、読み出し動作または書き込み動作を開始する。チップセレクト信号CS1、CS2は、従来から内蔵メモリ１８およびメモリチップ３２に形成されていた信号である。
【００３０】
この実施形態では、ロジックチップ１０を試験するときに、チップセレクト信号CS1が活性化され、メモリチップ３２を使用して通常の動作を実行するときにチップセレクト信号CS2が活性化される。すなわち、メモリチップ３２は、第２の実施形態のメモリチップ３６のように、チップを活性化する専用の端子３６ａを必要としない。
【００３１】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらにこの実施形態では、内蔵メモリ１８およびメモリチップ３２に従来から形成されていたチップセレクト信号CS1、CS2を使用して、活性化される内蔵メモリ１８およびメモリチップ３２を切り替えることができる。このため、内蔵メモリ１８およびメモリチップ３２を容易にアクセスできる。特別なテスト端子が不要なため、汎用のメモリチップ３２を使用できる。この結果、MCMの製造コストを低くできる。
【００３２】
チップセレクト信号CS1、CS2のみを制御することで、内蔵メモリ１８およびメモリチップ３２のアクセスの切り替えができるため、インタフェース部１４の回路規模を最小限にできる。
図６および図７は、本発明の半導体装置およびマルチチップモジュールの第４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００３３】
この実施形態では、ロジックチップ４０のインタフェース部４２は、第１インタフェース部４２ａと第２インタフェース部４２ａとを有している。第１インタフェース部４２ａの信号線は、内蔵メモリ１８に接続されている。第２インタフェース部４２ｂの信号線は、コンタクト２０に接続されている。メモリ選択回路１６は、イネーブル信号ENを第１インタフェース部４２ａに出力し、インバータを介してイネーブル信号ENの反転信号を第２インタフェース部４２ｂに出力している。
【００３４】
図７は、ロジックチップ４０上にメモリチップ３２を積層した状態を示している。
第１インタフェース部４２ａは、高レベルのイネーブル信号ENを受けたときに活性化され、内蔵メモリ１８との間で信号を入出力する。第２インタフェース部４２ｂは、インバータを介して低レベルのイネーブル信号ENを受けたときに活性化され、メモリチップ３２との間で信号を入出力する。内蔵メモリ１８およびメモリチップ３２には、それぞれ独立した信号線が接続されている。
【００３５】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、第１および第２インタフェース部４２ａ、４２ｂを介して内蔵メモリ１８およびメモリチップ３２にそれぞれ独立した信号線が接続されているため、上述した実施形態に比べ、これ等信号線の寄生容量を小さくできる。また、第１インタフェース部４２ａは、内蔵メモリ１８の端子容量のみ接続され、第２インタフェース部４２ｂは、メモリチップ３２の端子容量のみ接続されている。この結果、内蔵メモリ１８およびメモリチップ３２を高速動作できる。
【００３６】
第１および第２インタフェース部４２ａ、４２ｂに余分な配線が接続されないため、ノイズを低減できる。
図８は、本発明の半導体装置およびマルチチップモジュールの第５の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００３７】
この実施形態は、ロジックチップ４４に形成される内蔵メモリ４６が第１の実施形態の内蔵メモリ１８と相違している。ロジックチップ４４にバンプを介して接続されるメモリチップ（図示せず）は、DRAMのメモリセルを有している。その他の構成は、第１の実施形態と同一である。
内蔵メモリ４６は、コマンド変換部４８、リフレッシュ試験部５０、データ入出力部５２、およびSRAMのメモリコア５４を有している。
【００３８】
コマンド変換部４８は、インタフェース部１４の制御信号発生部１４ａが出力するDRAM用のコマンド信号をSRAMを動作させるための制御信号に変換する。例えば、コマンド変換部４８は、DRAMの行アドレスに対応する回路を動作させるRASコマンドを受け、さらにDRAMの列アドレスに対応する回路を動作させるCASコマンドを受けたときに、メモリコア５４を動作させる制御信号を出力する。また、RASコマンドの受け付け後、プリチャージコマンドを受けるまでは、次のRASコマンドを受け付けない。コマンド変換部４８により、内蔵メモリ４４は、あたかもDRAMのように動作する。
【００３９】
DRAMのメモリコアは、メモリセルにキャパシタを使用しているため、製造工程が複雑である。一方、SRAMのメモリコアは、ロジックLSIに多用されるフリップフロップで構成できる。このため、ロジックチップ４４にDRAMではなくSRAMを形成することで、ロジックチップ４４の製造工程が複雑になることが防止される。
リフレッシュ試験部５０は、カウンタ５０ａ、タイマ５０ｂ、および判定部５０ｃを有している。カウンタ５０ａは、コマンド変換部４８が出力するリフレッシュコマンドREFCMDをカウントし、そのカウント値CNTを判定部５０ｃに出力する。リフレッシュコマンドREFCMDは、図示しないメモリチップのメモリセルをリフレッシュするときに制御信号発生部１４ａが出力するコマンド信号に対応して生成される。カウンタ５０ａは、タイマ５０ｂからタイミング信号TIMの活性化に応じてリセットされる。
【００４０】
タイマ５０ｂは、リングオシレータ等でを有し、DRAM（メモリチップ）のメモリセルにデータを保持しておくために必要なリフレッシュ間隔と同じ間隔でタイミング信号TIMを活性化する。判定部５０ｃは、タイミング信号TIMの活性化時に、カウント値CNTが所定の範囲にない場合、不良検出信号FAILを活性化する。すなわち、リフレッシュ試験部５０は、インタフェース部１４が所定の期間に所定の回数のリフレッシュコマンドを発生しなかったとき、不良検出信号FAILを活性化する。
【００４１】
データ入出力部５２は、読み書きデータを入出力するとともに、不良検出信号FAILの活性化に応じて所定のパターンのデータをインタフェース部１４に出力する。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ロジックチップ４４にDRAMではなくSRAMを形成したので、ロジックチップ４４の製造工程が複雑になることを防止できる。内蔵メモリ４４を、製造プロセスの簡単なメモリセルで構成したので、ロジックチップ４４のチップサイズを低減できる。したがって、ロジックチップ４４の製造コストが増大することはない。
【００４２】
内蔵メモリ４６にDRAMのコマンドを、SRAMを動作させる制御信号に変換するコマンド変換部４８を形成したので、内蔵メモリ４６をあたかもDRAMのように動作できる。この結果、メモリチップの代わりに内蔵メモリ４６を使用して、インタフェース部１４等の試験を実行できる。
内蔵メモリ４６にリフレッシュ試験部５０を形成したので、内蔵メモリ４６がDRAMの記憶素子を有しない場合にも、リフレッシュコマンドREFCMDが正しく発生しているかどうかを判定することができる。すなわち、ロジックチップ４４におけるリフレッシュコマンドREFCMを生成する制御回路およびインタフェース部１４の機能試験を、ロジックチップ４４単体で実行できる。
【００４３】
リフレッシュ試験部５０にリフレッシュコマンドREFCMをカウントするカウンタ５０ａおよびカウンタ５０ａのカウント期間を設定するタイマ５０ｂを形成したので、リフレッシュ動作の機能試験を容易に実行できる。
図９は、本発明の半導体装置およびマルチチップモジュールの第６の実施形態の要部を示している。第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４４】
この実施形態では、メモリ選択回路１６が出力するイネーブル信号ENが、制御信号発生部１４ｄだけでなく、内蔵メモリ１８にも供給されている。その他の構成は、第３の実施形態と同一である。
内蔵メモリ１８は、イネーブル信号ENの非活性化時に外部からの電源の供給を遮断し、パワーダウン状態になる。この時、内蔵メモリ１８の消費電力は、ほぼゼロになる。メモリチップ３２の動作時に、内蔵メモリ１８は、パワーダウン状態になる。
【００４５】
この実施形態においても、上述した第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリチップ３２が動作するときに、内蔵メモリ１８の消費電力がほぼゼロになるため、このときのMCMの消費電力を削減できる。
【００４６】
なお、上述した第１の実施形態では、パッド２４に印加する電圧に応じてイネーブル信号ENを活性化した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、パッド２４の代わりに電源線に接続されたヒューズを形成し、ヒューズの溶断前にイネーブル信号ENを活性化し、ヒューズの溶断後にイネーブル信号ENを非活性化してもよい。
【００４７】
上述した第２の実施形態では、パッド２４に印加する電圧に応じて、内蔵メモリ１８またはメモリチップ３６を活性化した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ロジックチップ３４にイネーブル信号ENを活性化するレジスタを形成し、外部からのコマンド入力等に応じてレジスタの値を変更することでイネーブル信号ENを活性化してもよい。
【００４８】
上述した第２の実施形態では、内蔵メモリ１８をロジックチップ３４のプローブ試験時のメモリとして使用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、内蔵メモリ１８をメモリチップ３６と同様に、バッファメモリ等として使用してもよい。この場合、MCMが扱えるメモリ容量を増大できる。また、内蔵メモリ１８をロジックチップ３４単体でシステムを構成するときのバッファメモリとし、メモリチップ３６を拡張メモリ（増設メモリ）としてもよい。
【００４９】
上述した第３の実施形態では、内蔵メモリ１８およびメモリチップ３２の読み出し動作または書き込み動作を開始するチップセレクト信号CS1、CS2を制御した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、内蔵メモリおよびメモリチップの読み出し可能または書き込み可能な状態にするチップ活性化信号を制御してもよい。クロック同期のメモリを使用する場合、クロック信号のメモリ内部への供給を制御するクロックイネーブル信号を制御してもよい。クロックイネーブル信号が非活性化されると、メモリの消費電力は、大幅に下がる。
【００５０】
上述した第４の実施形態では、内蔵メモリ１８を制御する第１インタフェース部４２ａと、メモリチップ３２を制御する第２インタフェース部４２ｂを形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、データ入出力部１４ｃのみに対応して第１および第２インタフェース部４２ａ、４２ｂを形成してもよい。高速動作が必要なデータ入出力部１４ｃの信号線を独立させ、その寄生容量を減らすことで、インタフェース部４２の回路規模を最小限にして内蔵メモリ１８およびメモリチップ３２を高速動作できる。
【００５１】
上述した第５の実施形態では、リフレッシュ試験部５０を内蔵メモリ４６内に形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、リフレッシュ試験部５０を内蔵メモリ４６とは独立してロジックチップ４６内に形成してもよい。
上述した第５の実施形態では、タイマ５０ｂをリングオシレータで構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、タイマを外部から供給されるクロックをカウントするカウンタで構成してもよい。
【００５２】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 別途製造された半導体メモリ装置を接続するインタフェース部と、
前記インタフェース部の少なくとも一部に接続された内蔵メモリと、
前記内蔵メモリを第１動作モード時にアクセス可能にし、第２動作モード時にアクセス不能にするメモリ選択回路とを備えていることを特徴とする半導体装置。
【００５３】
（付記２） 付記１記載の半導体装置において、
前記インタフェース部の少なくとも一部は、前記内蔵メモリおよび前記半導体メモリ装置で共用されることを特徴とする半導体装置。
（付記３） 付記１記載の半導体装置において、
前記インタフェース部は、前記内蔵メモリに接続され、前記第１動作モード時に制御信号を出力する第１インタフェース部と、前記半導体メモリ装置に接続され、前記第２動作モード時に制御信号を出力する第２インタフェース部とを備えていることを特徴とする半導体装置。
【００５４】
（付記４） 付記３記載の半導体装置において、
前記第１インタフェース部は、前記内蔵メモリをアクセスするときに活性化される第１選択信号を該内蔵メモリに出力し、
前記第２インタフェース部は、前記半導体メモリ装置をアクセスするときに活性化される第２選択信号を該半導体メモリ装置に出力し、
前記メモリ選択回路は、前記第１動作モード時に前記第１インタフェース部を活性化し、前記内蔵メモリを動作させ、前記第２動作モード時に前記第２インタフェース部を活性化し、前記半導体メモリ装置を動作させることを特徴とする半導体装置。
【００５５】
（付記５） 付記３記載の半導体装置において、
前記第１インタフェース部は、前記内蔵メモリをアクセス可能にするときに活性化される第１活性化信号を該内蔵メモリに出力し、
前記第２インタフェース部は、前記半導体メモリ装置をアクセス可能にするときに活性化される第２活性化信号を該半導体メモリ装置に出力し、
前記メモリ選択回路は、前記第１動作モード時に前記第１インタフェース部を活性化し、前記内蔵メモリを動作可能にし、前記第２動作モード時に前記第２インタフェース部を活性化し、前記半導体メモリ装置を動作可能にすることを特徴とする半導体装置。
【００５６】
（付記６） 付記１記載の半導体装置において、
前記第１動作モードまたは前記第２動作モードであることを前記半導体メモリ装置に伝達するための端子を備えていることを特徴とする半導体装置。
（付記７） 付記１記載の半導体装置において、
前記第１動作モードは、試験モードであり、
前記第２動作モードは、前記半導体メモリ装置を動作させる通常動作モードであることを特徴とする半導体装置。
【００５７】
（付記８） 付記１記載の半導体装置において、
前記内蔵メモリの記憶容量は、前記半導体メモリ装置の記憶容量に比べて小さいことを特徴とする半導体装置。
（付記９） 付記１記載の半導体装置において、
前記内蔵メモリの記憶素子は、前記半導体メモリの記憶素子と異種であり、
前記内蔵メモリは、前記インタフェース部が出力する前記半導体メモリ装置の制御信号のタイミングを、該内蔵メモリを動作させるタイミングに変換する変換回路を備えていることを特徴とする半導体装置。
【００５８】
（付記１０） 付記９記載の半導体装置において、
前記変換回路は、前記内蔵メモリが擬似的に前記半導体メモリ装置と同一に動作するように前記制御信号を変換することを特徴とする半導体装置。
（付記１１） 付記９記載の半導体装置において、
前記半導体メモリ装置は、データを保持するために該データの再書き込みが必要なダイナミック記憶素子を有し、
前記内蔵メモリは、データを保持するために該データの前記再書き込みが不要なスタティック記憶素子を有していることを特徴とする半導体装置。
【００５９】
（付記１２） 付記１１記載の半導体装置において、
前記インタフェース部は、前記再書き込みをするためのリフレッシュ制御信号を前記半導体メモリ装置および前記内蔵メモリに伝達し、
前記内蔵メモリは、前記リフレッシュ制御信号が正しく伝達されたことを判定する機能試験部を備えたことを特徴とする半導体装置。
【００６０】
（付記１３） 付記１２記載の半導体装置において、
前記機能試験部は、前記リフレッシュ制御信号が活性化された回数を所定の期間カウントし、そのカウント値に応じて判定結果を出力することを特徴とする半導体装置。
（付記１４） 半導体装置と半導体メモリ装置とを含むマルチチップモジュールであって、
前記半導体装置は、
別途製造された半導体メモリ装置を接続するインタフェース部と、
前記インタフェース部の少なくとも一部に接続された内蔵メモリと、
前記内蔵メモリを第１動作モード時にアクセス可能にし、第２動作モード時にアクセス不能にするメモリ選択回路とを備えていることを特徴とするマルチチップモジュール。
【００６１】
（付記１５） 付記１４記載のマルチチップモジュールにおいて、
前記インタフェース部の少なくとも一部は、前記内蔵メモリおよび前記半導体メモリ装置で共用されることを特徴とするマルチチップモジュール。
（付記１６） 付記１４記載のマルチチップモジュールにおいて、
前記インタフェース部は、前記内蔵メモリに接続され、前記第１動作モード時に制御信号を出力する第１インタフェース部と、前記半導体メモリ装置に接続され、前記第２動作モード時に制御信号を出力する第２インタフェース部とを備えていることを特徴とするマルチチップモジュール。
【００６２】
（付記１７） 付記１４記載のマルチチップモジュールにおいて、
前記第１動作モードは、試験モードであり、
前記第２動作モードは、前記半導体メモリ装置を動作させる通常動作モードであることを特徴とするマルチチップモジュール。
付記１２、１３の半導体装置では、インタフェース部は、スタティック記憶素子で構成される内蔵メモリにおいても、リフレッシュ制御信号が正しく伝達されたことを判定することができる。すなわち、半導体装置におけるリフレッシュ制御信号を生成する制御回路およびインタフェース部の機能試験を、半導体装置単体で実行できる。
【００６３】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００６４】
【発明の効果】
本発明の半導体装置および本発明のマルチチップモジュールでは、半導体メモリ装置がインタフェース部に接続されないときにも、半導体装置を所定のシステムとして動作できる。内蔵メモリを半導体メモリ装置の代わりに使用することで、半導体装置単体でインタフェース部およびそれに関連する回路を試験できる。この結果、マルチチップモジュールの組み立て歩留を向上できる。
【００６５】
マルチチップモジュールとして組み立てられた後、内蔵メモリと半導体メモリ装置とを使用することで、半導体装置がアクセス可能なメモリ容量を増やすことができる。
本発明の半導体装置および本発明のマルチチップモジュールでは、半導体装置は、インタフェース部の回路規模を最小限にして、内蔵メモリおよび半導体メモリ装置をアクセスできる。
【００６６】
本発明の半導体装置および本発明のマルチチップモジュールでは、半導体装置は、動作モードに応じて、第１および第２インタフェース部を制御することで、内蔵メモリおよび半導体メモリ装置を容易にアクセスできる。
本発明の半導体装置では、半導体装置は、動作モードに応じて、第１および第２インタフェース部を活性化することで、内蔵メモリおよび半導体メモリ装置を容易にアクセスできる。
【００６７】
本発明の半導体装置および本発明のマルチチップモジュールでは、内蔵メモリを使用して動作試験を実行することで、不良の原因が半導体装置にあるのか、半導体メモリ装置にあるのかを容易に判断できる。また、内蔵メモリを半導体メモリ装置の代わりに使用することで、半導体メモリ装置をインタフェース部に接続する前に、半導体装置単体でインタフェース部およびそれに関連する回路を試験できる。
【００６８】
本発明の半導体装置では、内蔵メモリは、あたかも半導体メモリ装置のように動作するため、内蔵メモリを、製造プロセスの簡単なメモリセルで構成することで、半導体装置のチップサイズを低減できる。
【図面の簡単な説明】
【図１】第１の実施形態のロジックチップを示すブロック図である。
【図２】第１の実施形態のマルチチップモジュールを示すブロック図である。
【図３】図２の要部を示す断面図である。
【図４】第２の実施形態のマルチチップモジュールを示すブロック図である。
【図５】第３の実施形態のマルチチップモジュールを示すブロック図である。
【図６】第４の実施形態のロジックチップを示すブロック図である。
【図７】第４の実施形態のマルチチップモジュールを示すブロック図である。
【図８】第５の実施形態のロジックチップを示すブロック図である。
【図９】第６の実施形態のマルチチップモジュールを示すブロック図である。
【符号の説明】
１０ ロジックチップ
１２ 内部回路
１４ インタフェース部
１４ａ 制御信号発生部
１４ｂ アドレス信号発生部
１４ｃ データ入出力部
１６ メモリ選択回路
１８ 内蔵メモリ
２０ コンタクト
２２ 信号線
２４ パッド
２６ 高抵抗
２８ インタコネクト配線
３０ バンプ
３２ メモリチップ
３４ ロジックチップ
３６ メモリチップ
３８、４０ ロジックチップ
４２ インタフェース部
４２ａ 第１インタフェース部
４２ｂ 第２インタフェース部
４４ ロジックチップ
４６ 内蔵メモリ
４８ コマンド変換部
５０ リフレッシュ試験部
５０ａ カウンタ
５０ｂ タイマ
５０ｃ 判定部
５２ データ入出力部
５４ メモリコア
CNT カウント値
EN イネーブル信号
FAIL 不良検出信号
REFCMD リフレッシュコマンド
TIM タイミング信号
【発明の属する技術分野】
本発明は、複数の半導体装置を混載したMCM（マルチチップモジュール）、およびMCMに使用される半導体装置に関する。
【０００２】
【従来の技術】
電子機器の小型化・高性能化に伴い、電子機器に搭載される半導体装置の小型化・高性能化が求められている。このため、１チップでシステムを構成できるシステムLSIおよびLSIパッケージ中に複数のベアチップを搭載したMCMが開発されている。最近では、LSIチップ上に別のLSIチップを積層するチップ・オン・チップと称するMCMが開発されている。
【０００３】
例えば、ロジックチップおよびメモリチップを混載してMCMを製造する場合、ロジックチップおよびメモリチップは、それぞれ別のウエハプロセス工程を経て完成する。完成したロジックチップおよびメモリチップは、ウエハからチップを切り出す前にそれぞれプローブ試験が実行され、良品が選別される。そして、良品チップのみを使用してMCMが組み立てられる。
【０００４】
【発明が解決しようとする課題】
一般に、MCMに搭載されるロジックチップは、メモリチップを制御する制御回路およびメモリチップとのインタフェース回路を有している。しかし、ロジックチップのプローブ試験を実行する際にメモリチップは接続されていない。このため、プローブ試験では、上記制御回路およびインタフェース回路の動作試験を実行できないという問題があった。
【０００５】
例えば、ロジックチップ内の機能ブロックで処理するデータが、一時的にメモリチップ内に保持される場合（すなわち、メモリチップをバッファとして使用する場合）、機能ブロックとメモリチップとの間、および機能ブロック間でのデータの受け渡し等の評価ができない。
従来、上記動作試験および評価は、ロジックチップとメモリチップをMCMに組み立てた後でなければ行うことができなかった。このため、万一制御回路またはインタフェース回路に不具合がある場合、組み立てたMCMは、良品のメモリチップを含むのにもかかわらず不良品として廃棄しなくてはならなかった。
【０００６】
本発明の目的は、MCMに使用される半導体装置において、MCMに組み立てる前の単体での試験を確実に実行することにある。
本発明の別の目的は、MCMの組み立て歩留を向上することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置および本発明のマルチチップモジュールでは、半導体装置のインタフェース部に別途製造された半導体メモリ装置が接続される。半導体装置に形成される内蔵メモリは、インタフェース部の少なくとも一部に接続される。メモリ選択回路は、第１動作モード時に内蔵メモリをアクセス可能にし、第２動作モード時に内蔵メモリをアクセス不能にする。このため、例えば、半導体装置を第１動作モードにし、内蔵メモリをアクセスすることで、半導体メモリ装置がインタフェース部に接続されないときにも、半導体装置を所定のシステムとして動作できる。内蔵メモリを半導体メモリ装置の代わりに使用することで、半導体装置単体でインタフェース部およびそれに関連する回路を試験できる。この結果、マルチチップモジュールの組み立て歩留を向上できる。内蔵メモリを試験に使用する場合、内蔵メモリの記憶容量は、半導体メモリ装置の記憶容量より小さくてよい。
【０００８】
インタフェース部を介して半導体装置と半導体メモリ装置とが接続された後（マルチチップモジュールとして組み立てられた後）に、半導体装置により、第１動作モード時に内蔵メモリをアクセスし、第２動作モード時に半導体メモリ装置をアクセスすることで、使用できるメモリ容量を増やすことができる。例えば、半導体メモリ装置に第１動作モードまたは第２動作モードであることを伝達する端子を形成することで、内蔵メモリと半導体メモリ装置とのアクセスの切り替えを容易にできる。
【０００９】
本発明の半導体装置および本発明のマルチチップモジュールでは、インタフェース部の少なくとも一部は、内蔵メモリおよび半導体メモリ装置で共用される。このため、半導体装置は、インタフェース部の回路規模を最小限にして、内蔵メモリおよび半導体メモリ装置をアクセスできる。第２動作モード時に半導体メモリ装置をアクセスすれば、データバス等が競合することはない。
【００１０】
本発明の半導体装置および本発明のマルチチップモジュールでは、インタフェース部は、第１インタフェース部と第２インタフェース部とを備えている。第１インタフェース部は、内蔵メモリに接続され、第１動作モード時に制御信号を出力する。このとき、半導体装置は内蔵メモリをアクセスできる。第２インタフェース部は、半導体メモリ装置に接続され、第２動作モード時に制御信号を出力する。このとき、半導体装置は、半導体メモリ装置をアクセスできる。半導体装置は、動作モードに応じて、第１および第２インタフェース部を制御することで、内蔵メモリおよび半導体メモリ装置を容易にアクセスできる。
【００１１】
本発明の半導体装置では、第１インタフェース部は、内蔵メモリをアクセスするときに活性化される第１選択信号を内蔵メモリに出力する。第２インタフェース回路は、半導体メモリ装置をアクセスするときに活性化される第２選択信号を半導体メモリ装置に出力する。メモリ選択回路は、第１動作モード時に第１インタフェース部を活性化し、内蔵メモリを動作させ、第２動作モード時に第２インタフェース部を活性化し、半導体メモリ装置を動作させる。このため、半導体装置は、動作モードに応じて、第１および第２インタフェース部を活性化することで、内蔵メモリおよび半導体メモリ装置を容易にアクセスできる。
【００１２】
本発明の半導体装置および本発明のマルチチップモジュールでは、半導体装置は、試験を実行するときに第１動作モード（試験モード）になり、半導体メモリ装置を動作させるときに第２動作モード（通常動作モード）になる。内蔵メモリを使用して動作試験を実行することで、不良の原因が半導体装置にあるのか、半導体メモリ装置にあるのかを容易に判断できる。また、内蔵メモリを半導体メモリ装置の代わりに使用することで、半導体メモリ装置をインタフェース部に接続する前に、半導体装置単体でインタフェース部およびそれに関連する回路を試験できる。
【００１３】
本発明の半導体装置では、内蔵メモリの記憶素子は、半導体メモリの記憶素子と異なっている。内蔵メモリの変換回路は、インタフェース部が出力する半導体メモリ装置の制御信号のタイミングを、内蔵メモリを動作させるタイミングに変換する。変換回路により、内蔵メモリは、あたかも半導体メモリ装置のように動作する。すなわち、内蔵メモリは、擬似的に半導体メモリ装置と同一に動作する。内蔵メモリを、製造プロセスの簡単なメモリセルで構成することで、半導体装置のチップサイズを低減できる。例えば、半導体メモリ装置がDRAMで構成される場合、内蔵メモリをSRAMで構成することができる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。
図１および図２は、本発明の半導体装置およびマルチチップモジュールの第１の実施形態を示している。
【００１５】
図１は、MCMに使用される半導体装置であるロジックチップ１０を示している。図に示したロジックチップ１０は、ウエハプロセス工程を完了したものであり、単体で動作可能である。実際には、複数のロジックチップ１０が、ウエハ上に連結されている。
ロジックチップ１０は、内部回路１２、インタフェース部１４、メモリ選択回路１６、および内蔵メモリ１８（例えばSRAM）を有している。
【００１６】
インタフェース部１４は、内部回路１２に接続されており、制御信号発生部１４ａ、アドレス信号発生部１４ｂ、データ入出力部１４ｃを有している。制御信号発生部１４ａは、内蔵メモリ１８および後述するメモリチップ３２（図２）を制御する制御信号を出力する。アドレス信号発生部１４ｂは、内蔵メモリ１８およびメモリチップ３２を動作する際に、そのメモリセルを特定するためのアドレス信号を出力する。データ入出力部１４ｃは、内蔵メモリ１８およびメモリチップ３２に対してデータを入出力する。
【００１７】
インタフェース部１４と内蔵メモリ１８を接続する信号線の途中には、それぞれインタコネクト配線用のコンタクト２０が形成されている。インタコネクト配線については、後述する図２で説明する。
メモリ選択回路１６は、信号線２２を介して内蔵メモリ１８に接続された試験用のパッド２４と、信号線２２と接地線との間に配置された高抵抗２６とを有している。信号線２２の論理レベルは、イネーブル信号ENとして内蔵メモリ１８に伝達される。すなわち、イネーブル信号ENは、パッド２４に高電圧を印加することで高レベルになり、パッド２４がオープンのとき低レベルになる。内蔵メモリ１８は、高レベルのイネーブル信号ENを受け、動作可能な状態になる（第１動作モード）。内蔵メモリ１８は、低レベルのイネーブル信号ENを受け、非活性化される（第２動作モード）。
【００１８】
図２は、図１に示したロジックチップ１０上にインタコネクト配線２８およびバンプ３０を形成した状態を示している。
インタコネクト配線２８は、コンタクト２０とバンプ３０とを接続している。この後の製造工程において、半導体メモリ装置であるメモリチップ３２（例えばSRAM）が、バンプ３０を介してロジックチップ１０に接続され、チップ・オン・チップ構造のマルチチップモジュールが形成される。内蔵メモリ１８の記憶容量は、メモリチップ３２の記憶容量に比べて小さくされている。図２に示したように、この実施形態では、インタフェース部１４が入出力する信号は、内蔵メモリ１８およびメモリチップ３２で共有されている。
【００１９】
図３は、図２に示したロジックチップ１０の断面を示している。
ロジックチップ１０は、例えばシリコン基板１０ａを使用して形成されている。シリコン基板１０ａには、図示しないトランジスタが形成されている。シリコン基板１０ａ上には、トランジスタを互いに接続し回路を構成する配線１０ｂが形成されている。これ等配線１０ｂは、絶縁膜１０ｃにより互いに分離されてている。絶縁膜１０ｃ上には、ポリイミド等からなる絶縁膜１０ｄが形成されている。絶縁膜１０ｃ、１０ｄには開口部が形成され、配線１０ｂのコンタクト２０が形成されている。コンタクト２０には、アルミニウムあるいは銅等からなるインタコネクト配線２８が形成されている。インタコネクト配線２８は、樹脂のカバー膜１０ｅにより覆われている。カバー膜１０ｅにはインタコネクト配線２８を露出する開口部が形成されており、この開口部に、はんだあるいは金等からなるバンプ３０が形成されている。バンプ３０は、メモリチップ３２に形成される場合もある。
【００２０】
次に、ロジックチップ１０のプローブ試験について説明する。プローブ試験は、ウエハ状態で実行される。
まず、所定のテストパターンがロジックチップ１０に供給され、ロジックチップ１０から出力されるデータと期待値とが比較され、内部回路１２が機能試験が実行される。このとき、メモリチップ３２を制御する制御回路およびメモリチップ３２にデータを入出力する機能ブロックは、試験されない。
【００２１】
内部回路１２のうち所定の回路が正常に動作することが確認された後、メモリ選択回路１６のパッド２４に高電圧が印加される。内蔵メモリ１８は、動作可能になる。そして、メモリチップ３２の代わりに内蔵メモリ１８を使用して、上記制御回路、機能ブロック、およびインタフェース部１４の試験が実行される。すなわち、従来、ロジックチップ１０のプローブ試験では確認できなかった回路動作を試験できる。このプローブ試験により、従来と異なり、良品のロジックチップ１０を確実に選別できる。内蔵メモリ１８の記憶容量は、制御回路および機能ブロックを試験に必要な最小の容量でよい。
【００２２】
メモリチップ３２は、別途プローブ試験が実行される。そして、プローブ試験の後、良品のロジックチップ１０と良品のメモリチップ３２とがバンプ３０を介して接続され、MCMとして組み立てられる。プローブ試験以後、パッド２４はオープンにされるため、イネーブル信号ENは、常に低レベルになる。すなわち、MCMに組み立て後、内蔵メモリ１８が活性化されることはない。プローブ試験後、パッド２４はオープンにされるため、パッド２４は、プローブ針を接触できる最小限の大きさに形成すればよい。
【００２３】
以上、本実施形態では、ロジックチップ１０にメモリチップ３２を代用する内蔵メモリ１８を形成した。ロジックチップ１０は、試験を実行するときに第１動作モード（試験モード）になり、半導体メモリ装置を動作させるときに第２動作モード（通常動作モード）になる。このため、メモリチップ３２をロジックチップ１０に接続する前に（すなわち、ロジックチップ１０単体で）、内部回路１２およびインタフェース部１４の試験を実行できる。この結果、良品のロジックチップ１０と良品のメモリチップ３２とを使用してMCMを組み立てることができ、MCMの組み立て歩留を向上できる。
【００２４】
内蔵メモリ１８の記憶容量をメモリチップ３２の記憶容量より小さくし、内部回路１２およびインタフェース部１４を試験可能な最小限の容量にしたので、ロジックチップ１０のチップサイズが大幅に増大することはない。
図４は、本発明の半導体装置およびマルチチップモジュールの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００２５】
この実施形態では、ロジックチップ３４は、イネーブル信号ENの論理を反転するインバータ３４ａを有している。イネーブル信号ENの反転信号は、コンタクト２０およびインタコネクト配線２８を介してバンプ３０に接続されている。メモリチップ３６は、バンプ３０を介してイネーブル信号ENの反転信号を受ける専用の端子３６ａを有している。その他の構成は、第１の実施形態と同一である。
【００２６】
この実施形態では、イネーブル信号ENを高レベルにすることで内蔵メモリ１８が動作可能になり、イネーブル信号ENを低レベルにすることでメモリチップ３６が動作可能になる。このため、ロジックチップ３４とメモリチップ３６とをMCMに組み立てた後でも、パッド２４に高電圧を印加することで、メモリチップ３６を非活性化し、内蔵メモリ１８を活性化でき、内部回路１２およびインタフェース部１４の試験を実行できる。パッド２４は、MCMの組み立て時に、例えば、ボンディングワイヤでMCMのリードフレーム（外部端子）に接続される。この結果、例えば、MCMの出荷後に不良が発生した場合にも、不良の原因がロジックチップ３４にあるのか、メモリチップ３６にあるのかが容易に判断される。また、不良品をテスタ解析する前に、ロジックチップ３４とメモリチップ３６とを切り離す必要がないため、不良解析を円滑に行うことができる。従来は、両チップ３４、３６をテスタ解析できる状態に分離することが困難であった。
【００２７】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、イネーブル信号ENの切り替えにより、内蔵メモリ１８またはメモリチップ３６を動作させたので、不良の原因がロジックチップ３４にあるのか、メモリチップ３６にあるのかを容易に判断できる。
インタフェース部１４を介してロジックチップ３４とメモリチップ３６とが接続された後（マルチチップモジュールとして組み立てられた後）、内蔵メモリ１８を動作できる。このため、内蔵メモリをワークメモリまたはバッファメモリとして使用することで、MCMが使用できるメモリ容量を増やすことができる。
【００２８】
メモリチップ３６に第１動作モードまたは第２動作モードであることを伝達する端子３６ａを形成したので、内蔵メモリ１８とメモリチップ３６とのアクセスの切り替えを容易にできる。この際、データバス等が競合することはない。
図５は、本発明の半導体装置およびマルチチップモジュールの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００２９】
この実施形態では、ロジックチップ３８におけるインタフェース部１４の制御信号発生部１４ｄが、第１の実施形態の制御信号発生部１４ａと相違している。メモリ選択回路１６は、制御信号発生部１４ｄにイネーブル信号ENを出力している。その他の構成は、第１の実施形態と同一である。
制御信号発生部１４ｄは、内蔵メモリ１８のチップセレクト端子にチップセレクト信号CS1を出力する第１インタフェース部（図示せず）と、メモリチップ３２のチップセレクト端子にチップセレクト信号CS2を出力する第２インタフェース部（図示せず）とを有している。第１インタフェース部は、メモリ選択回路１６から高レベルのイネーブル信号ENを受けたときに、チップセレクト信号CS1を活性化する（第１動作モード）。第２インタフェース部は、メモリ選択回路１６から低レベルのイネーブル信号ENを受けたときに、チップセレクト信号CS2を活性化する（第１動作モード）。チップセレクト信号CS1の活性化により、内蔵メモリ１８は、読み出し動作または書き込み動作を開始する。チップセレクト信号CS2の活性化により、メモリチップ３２は、読み出し動作または書き込み動作を開始する。チップセレクト信号CS1、CS2は、従来から内蔵メモリ１８およびメモリチップ３２に形成されていた信号である。
【００３０】
この実施形態では、ロジックチップ１０を試験するときに、チップセレクト信号CS1が活性化され、メモリチップ３２を使用して通常の動作を実行するときにチップセレクト信号CS2が活性化される。すなわち、メモリチップ３２は、第２の実施形態のメモリチップ３６のように、チップを活性化する専用の端子３６ａを必要としない。
【００３１】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらにこの実施形態では、内蔵メモリ１８およびメモリチップ３２に従来から形成されていたチップセレクト信号CS1、CS2を使用して、活性化される内蔵メモリ１８およびメモリチップ３２を切り替えることができる。このため、内蔵メモリ１８およびメモリチップ３２を容易にアクセスできる。特別なテスト端子が不要なため、汎用のメモリチップ３２を使用できる。この結果、MCMの製造コストを低くできる。
【００３２】
チップセレクト信号CS1、CS2のみを制御することで、内蔵メモリ１８およびメモリチップ３２のアクセスの切り替えができるため、インタフェース部１４の回路規模を最小限にできる。
図６および図７は、本発明の半導体装置およびマルチチップモジュールの第４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００３３】
この実施形態では、ロジックチップ４０のインタフェース部４２は、第１インタフェース部４２ａと第２インタフェース部４２ａとを有している。第１インタフェース部４２ａの信号線は、内蔵メモリ１８に接続されている。第２インタフェース部４２ｂの信号線は、コンタクト２０に接続されている。メモリ選択回路１６は、イネーブル信号ENを第１インタフェース部４２ａに出力し、インバータを介してイネーブル信号ENの反転信号を第２インタフェース部４２ｂに出力している。
【００３４】
図７は、ロジックチップ４０上にメモリチップ３２を積層した状態を示している。
第１インタフェース部４２ａは、高レベルのイネーブル信号ENを受けたときに活性化され、内蔵メモリ１８との間で信号を入出力する。第２インタフェース部４２ｂは、インバータを介して低レベルのイネーブル信号ENを受けたときに活性化され、メモリチップ３２との間で信号を入出力する。内蔵メモリ１８およびメモリチップ３２には、それぞれ独立した信号線が接続されている。
【００３５】
この実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、第１および第２インタフェース部４２ａ、４２ｂを介して内蔵メモリ１８およびメモリチップ３２にそれぞれ独立した信号線が接続されているため、上述した実施形態に比べ、これ等信号線の寄生容量を小さくできる。また、第１インタフェース部４２ａは、内蔵メモリ１８の端子容量のみ接続され、第２インタフェース部４２ｂは、メモリチップ３２の端子容量のみ接続されている。この結果、内蔵メモリ１８およびメモリチップ３２を高速動作できる。
【００３６】
第１および第２インタフェース部４２ａ、４２ｂに余分な配線が接続されないため、ノイズを低減できる。
図８は、本発明の半導体装置およびマルチチップモジュールの第５の実施形態の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００３７】
この実施形態は、ロジックチップ４４に形成される内蔵メモリ４６が第１の実施形態の内蔵メモリ１８と相違している。ロジックチップ４４にバンプを介して接続されるメモリチップ（図示せず）は、DRAMのメモリセルを有している。その他の構成は、第１の実施形態と同一である。
内蔵メモリ４６は、コマンド変換部４８、リフレッシュ試験部５０、データ入出力部５２、およびSRAMのメモリコア５４を有している。
【００３８】
コマンド変換部４８は、インタフェース部１４の制御信号発生部１４ａが出力するDRAM用のコマンド信号をSRAMを動作させるための制御信号に変換する。例えば、コマンド変換部４８は、DRAMの行アドレスに対応する回路を動作させるRASコマンドを受け、さらにDRAMの列アドレスに対応する回路を動作させるCASコマンドを受けたときに、メモリコア５４を動作させる制御信号を出力する。また、RASコマンドの受け付け後、プリチャージコマンドを受けるまでは、次のRASコマンドを受け付けない。コマンド変換部４８により、内蔵メモリ４４は、あたかもDRAMのように動作する。
【００３９】
DRAMのメモリコアは、メモリセルにキャパシタを使用しているため、製造工程が複雑である。一方、SRAMのメモリコアは、ロジックLSIに多用されるフリップフロップで構成できる。このため、ロジックチップ４４にDRAMではなくSRAMを形成することで、ロジックチップ４４の製造工程が複雑になることが防止される。
リフレッシュ試験部５０は、カウンタ５０ａ、タイマ５０ｂ、および判定部５０ｃを有している。カウンタ５０ａは、コマンド変換部４８が出力するリフレッシュコマンドREFCMDをカウントし、そのカウント値CNTを判定部５０ｃに出力する。リフレッシュコマンドREFCMDは、図示しないメモリチップのメモリセルをリフレッシュするときに制御信号発生部１４ａが出力するコマンド信号に対応して生成される。カウンタ５０ａは、タイマ５０ｂからタイミング信号TIMの活性化に応じてリセットされる。
【００４０】
タイマ５０ｂは、リングオシレータ等でを有し、DRAM（メモリチップ）のメモリセルにデータを保持しておくために必要なリフレッシュ間隔と同じ間隔でタイミング信号TIMを活性化する。判定部５０ｃは、タイミング信号TIMの活性化時に、カウント値CNTが所定の範囲にない場合、不良検出信号FAILを活性化する。すなわち、リフレッシュ試験部５０は、インタフェース部１４が所定の期間に所定の回数のリフレッシュコマンドを発生しなかったとき、不良検出信号FAILを活性化する。
【００４１】
データ入出力部５２は、読み書きデータを入出力するとともに、不良検出信号FAILの活性化に応じて所定のパターンのデータをインタフェース部１４に出力する。
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ロジックチップ４４にDRAMではなくSRAMを形成したので、ロジックチップ４４の製造工程が複雑になることを防止できる。内蔵メモリ４４を、製造プロセスの簡単なメモリセルで構成したので、ロジックチップ４４のチップサイズを低減できる。したがって、ロジックチップ４４の製造コストが増大することはない。
【００４２】
内蔵メモリ４６にDRAMのコマンドを、SRAMを動作させる制御信号に変換するコマンド変換部４８を形成したので、内蔵メモリ４６をあたかもDRAMのように動作できる。この結果、メモリチップの代わりに内蔵メモリ４６を使用して、インタフェース部１４等の試験を実行できる。
内蔵メモリ４６にリフレッシュ試験部５０を形成したので、内蔵メモリ４６がDRAMの記憶素子を有しない場合にも、リフレッシュコマンドREFCMDが正しく発生しているかどうかを判定することができる。すなわち、ロジックチップ４４におけるリフレッシュコマンドREFCMを生成する制御回路およびインタフェース部１４の機能試験を、ロジックチップ４４単体で実行できる。
【００４３】
リフレッシュ試験部５０にリフレッシュコマンドREFCMをカウントするカウンタ５０ａおよびカウンタ５０ａのカウント期間を設定するタイマ５０ｂを形成したので、リフレッシュ動作の機能試験を容易に実行できる。
図９は、本発明の半導体装置およびマルチチップモジュールの第６の実施形態の要部を示している。第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００４４】
この実施形態では、メモリ選択回路１６が出力するイネーブル信号ENが、制御信号発生部１４ｄだけでなく、内蔵メモリ１８にも供給されている。その他の構成は、第３の実施形態と同一である。
内蔵メモリ１８は、イネーブル信号ENの非活性化時に外部からの電源の供給を遮断し、パワーダウン状態になる。この時、内蔵メモリ１８の消費電力は、ほぼゼロになる。メモリチップ３２の動作時に、内蔵メモリ１８は、パワーダウン状態になる。
【００４５】
この実施形態においても、上述した第３の実施形態と同様の効果を得ることができる。さらに、この実施形態では、メモリチップ３２が動作するときに、内蔵メモリ１８の消費電力がほぼゼロになるため、このときのMCMの消費電力を削減できる。
【００４６】
なお、上述した第１の実施形態では、パッド２４に印加する電圧に応じてイネーブル信号ENを活性化した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、パッド２４の代わりに電源線に接続されたヒューズを形成し、ヒューズの溶断前にイネーブル信号ENを活性化し、ヒューズの溶断後にイネーブル信号ENを非活性化してもよい。
【００４７】
上述した第２の実施形態では、パッド２４に印加する電圧に応じて、内蔵メモリ１８またはメモリチップ３６を活性化した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ロジックチップ３４にイネーブル信号ENを活性化するレジスタを形成し、外部からのコマンド入力等に応じてレジスタの値を変更することでイネーブル信号ENを活性化してもよい。
【００４８】
上述した第２の実施形態では、内蔵メモリ１８をロジックチップ３４のプローブ試験時のメモリとして使用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、内蔵メモリ１８をメモリチップ３６と同様に、バッファメモリ等として使用してもよい。この場合、MCMが扱えるメモリ容量を増大できる。また、内蔵メモリ１８をロジックチップ３４単体でシステムを構成するときのバッファメモリとし、メモリチップ３６を拡張メモリ（増設メモリ）としてもよい。
【００４９】
上述した第３の実施形態では、内蔵メモリ１８およびメモリチップ３２の読み出し動作または書き込み動作を開始するチップセレクト信号CS1、CS2を制御した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、内蔵メモリおよびメモリチップの読み出し可能または書き込み可能な状態にするチップ活性化信号を制御してもよい。クロック同期のメモリを使用する場合、クロック信号のメモリ内部への供給を制御するクロックイネーブル信号を制御してもよい。クロックイネーブル信号が非活性化されると、メモリの消費電力は、大幅に下がる。
【００５０】
上述した第４の実施形態では、内蔵メモリ１８を制御する第１インタフェース部４２ａと、メモリチップ３２を制御する第２インタフェース部４２ｂを形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、データ入出力部１４ｃのみに対応して第１および第２インタフェース部４２ａ、４２ｂを形成してもよい。高速動作が必要なデータ入出力部１４ｃの信号線を独立させ、その寄生容量を減らすことで、インタフェース部４２の回路規模を最小限にして内蔵メモリ１８およびメモリチップ３２を高速動作できる。
【００５１】
上述した第５の実施形態では、リフレッシュ試験部５０を内蔵メモリ４６内に形成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、リフレッシュ試験部５０を内蔵メモリ４６とは独立してロジックチップ４６内に形成してもよい。
上述した第５の実施形態では、タイマ５０ｂをリングオシレータで構成した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、タイマを外部から供給されるクロックをカウントするカウンタで構成してもよい。
【００５２】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１） 別途製造された半導体メモリ装置を接続するインタフェース部と、
前記インタフェース部の少なくとも一部に接続された内蔵メモリと、
前記内蔵メモリを第１動作モード時にアクセス可能にし、第２動作モード時にアクセス不能にするメモリ選択回路とを備えていることを特徴とする半導体装置。
【００５３】
（付記２） 付記１記載の半導体装置において、
前記インタフェース部の少なくとも一部は、前記内蔵メモリおよび前記半導体メモリ装置で共用されることを特徴とする半導体装置。
（付記３） 付記１記載の半導体装置において、
前記インタフェース部は、前記内蔵メモリに接続され、前記第１動作モード時に制御信号を出力する第１インタフェース部と、前記半導体メモリ装置に接続され、前記第２動作モード時に制御信号を出力する第２インタフェース部とを備えていることを特徴とする半導体装置。
【００５４】
（付記４） 付記３記載の半導体装置において、
前記第１インタフェース部は、前記内蔵メモリをアクセスするときに活性化される第１選択信号を該内蔵メモリに出力し、
前記第２インタフェース部は、前記半導体メモリ装置をアクセスするときに活性化される第２選択信号を該半導体メモリ装置に出力し、
前記メモリ選択回路は、前記第１動作モード時に前記第１インタフェース部を活性化し、前記内蔵メモリを動作させ、前記第２動作モード時に前記第２インタフェース部を活性化し、前記半導体メモリ装置を動作させることを特徴とする半導体装置。
【００５５】
（付記５） 付記３記載の半導体装置において、
前記第１インタフェース部は、前記内蔵メモリをアクセス可能にするときに活性化される第１活性化信号を該内蔵メモリに出力し、
前記第２インタフェース部は、前記半導体メモリ装置をアクセス可能にするときに活性化される第２活性化信号を該半導体メモリ装置に出力し、
前記メモリ選択回路は、前記第１動作モード時に前記第１インタフェース部を活性化し、前記内蔵メモリを動作可能にし、前記第２動作モード時に前記第２インタフェース部を活性化し、前記半導体メモリ装置を動作可能にすることを特徴とする半導体装置。
【００５６】
（付記６） 付記１記載の半導体装置において、
前記第１動作モードまたは前記第２動作モードであることを前記半導体メモリ装置に伝達するための端子を備えていることを特徴とする半導体装置。
（付記７） 付記１記載の半導体装置において、
前記第１動作モードは、試験モードであり、
前記第２動作モードは、前記半導体メモリ装置を動作させる通常動作モードであることを特徴とする半導体装置。
【００５７】
（付記８） 付記１記載の半導体装置において、
前記内蔵メモリの記憶容量は、前記半導体メモリ装置の記憶容量に比べて小さいことを特徴とする半導体装置。
（付記９） 付記１記載の半導体装置において、
前記内蔵メモリの記憶素子は、前記半導体メモリの記憶素子と異種であり、
前記内蔵メモリは、前記インタフェース部が出力する前記半導体メモリ装置の制御信号のタイミングを、該内蔵メモリを動作させるタイミングに変換する変換回路を備えていることを特徴とする半導体装置。
【００５８】
（付記１０） 付記９記載の半導体装置において、
前記変換回路は、前記内蔵メモリが擬似的に前記半導体メモリ装置と同一に動作するように前記制御信号を変換することを特徴とする半導体装置。
（付記１１） 付記９記載の半導体装置において、
前記半導体メモリ装置は、データを保持するために該データの再書き込みが必要なダイナミック記憶素子を有し、
前記内蔵メモリは、データを保持するために該データの前記再書き込みが不要なスタティック記憶素子を有していることを特徴とする半導体装置。
【００５９】
（付記１２） 付記１１記載の半導体装置において、
前記インタフェース部は、前記再書き込みをするためのリフレッシュ制御信号を前記半導体メモリ装置および前記内蔵メモリに伝達し、
前記内蔵メモリは、前記リフレッシュ制御信号が正しく伝達されたことを判定する機能試験部を備えたことを特徴とする半導体装置。
【００６０】
（付記１３） 付記１２記載の半導体装置において、
前記機能試験部は、前記リフレッシュ制御信号が活性化された回数を所定の期間カウントし、そのカウント値に応じて判定結果を出力することを特徴とする半導体装置。
（付記１４） 半導体装置と半導体メモリ装置とを含むマルチチップモジュールであって、
前記半導体装置は、
別途製造された半導体メモリ装置を接続するインタフェース部と、
前記インタフェース部の少なくとも一部に接続された内蔵メモリと、
前記内蔵メモリを第１動作モード時にアクセス可能にし、第２動作モード時にアクセス不能にするメモリ選択回路とを備えていることを特徴とするマルチチップモジュール。
【００６１】
（付記１５） 付記１４記載のマルチチップモジュールにおいて、
前記インタフェース部の少なくとも一部は、前記内蔵メモリおよび前記半導体メモリ装置で共用されることを特徴とするマルチチップモジュール。
（付記１６） 付記１４記載のマルチチップモジュールにおいて、
前記インタフェース部は、前記内蔵メモリに接続され、前記第１動作モード時に制御信号を出力する第１インタフェース部と、前記半導体メモリ装置に接続され、前記第２動作モード時に制御信号を出力する第２インタフェース部とを備えていることを特徴とするマルチチップモジュール。
【００６２】
（付記１７） 付記１４記載のマルチチップモジュールにおいて、
前記第１動作モードは、試験モードであり、
前記第２動作モードは、前記半導体メモリ装置を動作させる通常動作モードであることを特徴とするマルチチップモジュール。
付記１２、１３の半導体装置では、インタフェース部は、スタティック記憶素子で構成される内蔵メモリにおいても、リフレッシュ制御信号が正しく伝達されたことを判定することができる。すなわち、半導体装置におけるリフレッシュ制御信号を生成する制御回路およびインタフェース部の機能試験を、半導体装置単体で実行できる。
【００６３】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００６４】
【発明の効果】
本発明の半導体装置および本発明のマルチチップモジュールでは、半導体メモリ装置がインタフェース部に接続されないときにも、半導体装置を所定のシステムとして動作できる。内蔵メモリを半導体メモリ装置の代わりに使用することで、半導体装置単体でインタフェース部およびそれに関連する回路を試験できる。この結果、マルチチップモジュールの組み立て歩留を向上できる。
【００６５】
マルチチップモジュールとして組み立てられた後、内蔵メモリと半導体メモリ装置とを使用することで、半導体装置がアクセス可能なメモリ容量を増やすことができる。
本発明の半導体装置および本発明のマルチチップモジュールでは、半導体装置は、インタフェース部の回路規模を最小限にして、内蔵メモリおよび半導体メモリ装置をアクセスできる。
【００６６】
本発明の半導体装置および本発明のマルチチップモジュールでは、半導体装置は、動作モードに応じて、第１および第２インタフェース部を制御することで、内蔵メモリおよび半導体メモリ装置を容易にアクセスできる。
本発明の半導体装置では、半導体装置は、動作モードに応じて、第１および第２インタフェース部を活性化することで、内蔵メモリおよび半導体メモリ装置を容易にアクセスできる。
【００６７】
本発明の半導体装置および本発明のマルチチップモジュールでは、内蔵メモリを使用して動作試験を実行することで、不良の原因が半導体装置にあるのか、半導体メモリ装置にあるのかを容易に判断できる。また、内蔵メモリを半導体メモリ装置の代わりに使用することで、半導体メモリ装置をインタフェース部に接続する前に、半導体装置単体でインタフェース部およびそれに関連する回路を試験できる。
【００６８】
本発明の半導体装置では、内蔵メモリは、あたかも半導体メモリ装置のように動作するため、内蔵メモリを、製造プロセスの簡単なメモリセルで構成することで、半導体装置のチップサイズを低減できる。
【図面の簡単な説明】
【図１】第１の実施形態のロジックチップを示すブロック図である。
【図２】第１の実施形態のマルチチップモジュールを示すブロック図である。
【図３】図２の要部を示す断面図である。
【図４】第２の実施形態のマルチチップモジュールを示すブロック図である。
【図５】第３の実施形態のマルチチップモジュールを示すブロック図である。
【図６】第４の実施形態のロジックチップを示すブロック図である。
【図７】第４の実施形態のマルチチップモジュールを示すブロック図である。
【図８】第５の実施形態のロジックチップを示すブロック図である。
【図９】第６の実施形態のマルチチップモジュールを示すブロック図である。
【符号の説明】
１０ ロジックチップ
１２ 内部回路
１４ インタフェース部
１４ａ 制御信号発生部
１４ｂ アドレス信号発生部
１４ｃ データ入出力部
１６ メモリ選択回路
１８ 内蔵メモリ
２０ コンタクト
２２ 信号線
２４ パッド
２６ 高抵抗
２８ インタコネクト配線
３０ バンプ
３２ メモリチップ
３４ ロジックチップ
３６ メモリチップ
３８、４０ ロジックチップ
４２ インタフェース部
４２ａ 第１インタフェース部
４２ｂ 第２インタフェース部
４４ ロジックチップ
４６ 内蔵メモリ
４８ コマンド変換部
５０ リフレッシュ試験部
５０ａ カウンタ
５０ｂ タイマ
５０ｃ 判定部
５２ データ入出力部
５４ メモリコア
CNT カウント値
EN イネーブル信号
FAIL 不良検出信号
REFCMD リフレッシュコマンド
TIM タイミング信号
Claims (8)
- 別途製造された半導体メモリ装置を接続するインタフェース部と、
前記インタフェース部の少なくとも一部に接続された内蔵メモリと、
前記内蔵メモリを第１動作モード時にアクセス可能にし、第２動作モード時にアクセス不能にするメモリ選択回路とを備え、
前記内蔵メモリの記憶素子にアクセスするコマンド体系は、前記半導体メモリ装置の記憶素子にアクセスするコマンド体系と相違し、
前記内蔵メモリは、前記インタフェース部が出力する前記半導体メモリ装置のコマンドを、該内蔵メモリを動作させる制御信号に変換するコマンド変換回路を備え、
前記半導体メモリ装置は、データを保持するために該データの再書き込みが必要なダイナミック記憶素子を有し、
前記内蔵メモリは、データを保持するために該データの前記再書き込みが不要なスタティック記憶素子を有し、
前記インタフェース部は、前記再書き込みをするためのリフレッシュ制御信号を前記半導体メモリ装置および前記内蔵メモリに伝達し、
前記内蔵メモリは、前記リフレッシュ制御信号が正しく伝達されたことを判定する機能試験部をさらに備えたことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記インタフェース部の少なくとも一部は、前記内蔵メモリおよび前記半導体メモリ装置で共用されることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記第１動作モードは、試験モードであり、
前記第２動作モードは、前記半導体メモリ装置を動作させる通常動作モードであることを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記コマンド変換回路は、前記内蔵メモリが擬似的に前記半導体メモリ装置と同一に動作するように前記コマンドを前記制御信号に変換することを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記機能試験部は、前記リフレッシュ制御信号が活性化された回数を所定の期間カウントし、そのカウント値に応じて判定結果を出力することを特徴とする半導体装置。 - 半導体装置と半導体メモリ装置とを含むマルチチップモジュールであって、
前記半導体装置は、
別途製造された前記半導体メモリ装置を接続するインタフェース部と、
前記インタフェース部の少なくとも一部に接続された内蔵メモリと、
前記内蔵メモリを第１動作モード時にアクセス可能にし、第２動作モード時にアクセス不能にするメモリ選択回路とを備え、
前記内蔵メモリの記憶素子にアクセスするコマンド体系は、前記半導体メモリの記憶素子にアクセスするコマンド体系と相違し、
前記内蔵メモリは、前記インタフェース部が出力する前記半導体メモリ装置のコマンドを、該内蔵メモリを動作させる制御信号に変換するコマンド変換回路を備え、
前記半導体メモリ装置は、データを保持するために該データの再書き込みが必要なダイナミック記憶素子を有し、
前記内蔵メモリは、データを保持するために該データの前記再書き込みが不要なスタティック記憶素子を有し、
前記インタフェース部は、前記再書き込みをするためのリフレッシュ制御信号を前記半導体メモリ装置および前記内蔵メモリに伝達し、
前記内蔵メモリは、前記リフレッシュ制御信号が正しく伝達されたことを判定する機能試験部をさらに備えたことを特徴とするマルチチップモジュール。 - 請求項６記載のマルチチップモジュールにおいて、
前記インタフェース部の少なくとも一部は、前記内蔵メモリおよび前記半導体メモリ装置で共用されることを特徴とするマルチチップモジュール。 - 請求項６記載のマルチチップモジュールにおいて、
前記第１動作モードは、試験モードであり、
前記第２動作モードは、前記半導体メモリ装置を動作させる通常動作モードであることを特徴とするマルチチップモジュール。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000351602A JP5044868B2 (ja) | 2000-11-17 | 2000-11-17 | 半導体装置およびマルチチップモジュール |
| US09/904,478 US6519171B2 (en) | 2000-11-17 | 2001-07-16 | Semiconductor device and multichip module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000351602A JP5044868B2 (ja) | 2000-11-17 | 2000-11-17 | 半導体装置およびマルチチップモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002156426A JP2002156426A (ja) | 2002-05-31 |
| JP5044868B2 true JP5044868B2 (ja) | 2012-10-10 |
Family
ID=18824629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000351602A Expired - Fee Related JP5044868B2 (ja) | 2000-11-17 | 2000-11-17 | 半導体装置およびマルチチップモジュール |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6519171B2 (ja) |
| JP (1) | JP5044868B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7444575B2 (en) * | 2000-09-21 | 2008-10-28 | Inapac Technology, Inc. | Architecture and method for testing of an integrated circuit device |
| US6812726B1 (en) * | 2002-11-27 | 2004-11-02 | Inapac Technology, Inc. | Entering test mode and accessing of a packaged semiconductor device |
| US7240254B2 (en) * | 2000-09-21 | 2007-07-03 | Inapac Technology, Inc | Multiple power levels for a chip within a multi-chip semiconductor package |
| JP3983996B2 (ja) * | 2001-04-23 | 2007-09-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US8001439B2 (en) | 2001-09-28 | 2011-08-16 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
| US7245141B2 (en) | 2002-11-27 | 2007-07-17 | Inapac Technology, Inc. | Shared bond pad for testing a memory within a packaged semiconductor device |
| US7313740B2 (en) * | 2002-07-25 | 2007-12-25 | Inapac Technology, Inc. | Internally generating patterns for testing in an integrated circuit device |
| US8286046B2 (en) | 2001-09-28 | 2012-10-09 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
| US7404117B2 (en) * | 2005-10-24 | 2008-07-22 | Inapac Technology, Inc. | Component testing and recovery |
| US8166361B2 (en) * | 2001-09-28 | 2012-04-24 | Rambus Inc. | Integrated circuit testing module configured for set-up and hold time testing |
| JP4054200B2 (ja) * | 2002-02-19 | 2008-02-27 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP3751576B2 (ja) * | 2002-05-28 | 2006-03-01 | 沖電気工業株式会社 | 半導体装置及びそのテスト方法 |
| US7309999B2 (en) | 2002-11-27 | 2007-12-18 | Inapac Technology, Inc. | Electronic device having an interface supported testing mode |
| US7673193B1 (en) * | 2005-08-18 | 2010-03-02 | Rambus Inc. | Processor-memory unit for use in system-in-package and system-in-module devices |
| US7466160B2 (en) * | 2002-11-27 | 2008-12-16 | Inapac Technology, Inc. | Shared memory bus architecture for system with processor and memory units |
| US8063650B2 (en) | 2002-11-27 | 2011-11-22 | Rambus Inc. | Testing fuse configurations in semiconductor devices |
| US7518231B2 (en) * | 2005-08-15 | 2009-04-14 | Infineon Technologies Ag | Differential chip performance within a multi-chip package |
| US7779311B2 (en) * | 2005-10-24 | 2010-08-17 | Rambus Inc. | Testing and recovery in a multilayer device |
| WO2007130640A2 (en) * | 2006-05-04 | 2007-11-15 | Inapac Technology, Inc. | Memory device including multiplexed inputs |
| US7466603B2 (en) | 2006-10-03 | 2008-12-16 | Inapac Technology, Inc. | Memory accessing circuit system |
| US7561027B2 (en) * | 2006-10-26 | 2009-07-14 | Hewlett-Packard Development Company, L.P. | Sensing device |
| US7928746B1 (en) * | 2007-12-28 | 2011-04-19 | Sandisk Corporation | Exclusive-option chips and methods with all-options-active test mode |
| JP5624578B2 (ja) * | 2012-03-23 | 2014-11-12 | 株式会社東芝 | メモリシステム |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6173359A (ja) * | 1984-09-18 | 1986-04-15 | Fujitsu Ltd | 半導体装置 |
| JPH04309877A (ja) * | 1991-04-05 | 1992-11-02 | Matsushita Electron Corp | 半導体装置の測定装置 |
| JP2778334B2 (ja) * | 1992-02-28 | 1998-07-23 | 日本電気株式会社 | 半導体記憶装置 |
| JP2818571B2 (ja) * | 1996-02-21 | 1998-10-30 | 山形日本電気株式会社 | 半導体記憶装置 |
| JP3255875B2 (ja) * | 1996-04-23 | 2002-02-12 | 松下電器産業株式会社 | 半導体集積回路装置及びそのテスト方法 |
| US6134631A (en) * | 1996-08-19 | 2000-10-17 | Hyundai Electronics America, Inc. | Non-volatile memory with embedded programmable controller |
| JPH10326485A (ja) * | 1997-05-26 | 1998-12-08 | Seiko Epson Corp | メモリカード |
| JP3191743B2 (ja) * | 1997-09-30 | 2001-07-23 | 富士ゼロックス株式会社 | 機能変更可能な半導体装置 |
| US6304973B1 (en) * | 1998-08-06 | 2001-10-16 | Cryptek Secure Communications, Llc | Multi-level security network system |
| JP3876088B2 (ja) * | 1999-01-29 | 2007-01-31 | ローム株式会社 | 半導体チップおよびマルチチップ型半導体装置 |
| JP3876095B2 (ja) * | 1999-05-19 | 2007-01-31 | ローム株式会社 | マルチチップ型半導体装置 |
-
2000
- 2000-11-17 JP JP2000351602A patent/JP5044868B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-16 US US09/904,478 patent/US6519171B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6519171B2 (en) | 2003-02-11 |
| JP2002156426A (ja) | 2002-05-31 |
| US20020060933A1 (en) | 2002-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5044868B2 (ja) | 半導体装置およびマルチチップモジュール | |
| JP3871853B2 (ja) | 半導体装置及びその動作方法 | |
| US7872936B2 (en) | System and method for packaged memory | |
| US7466160B2 (en) | Shared memory bus architecture for system with processor and memory units | |
| JP4339534B2 (ja) | メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置 | |
| US9230619B2 (en) | Semiconductor device | |
| US5815427A (en) | Modular memory circuit and method for forming same | |
| US7309999B2 (en) | Electronic device having an interface supported testing mode | |
| US6882171B2 (en) | Bonding pads for testing of a semiconductor device | |
| JP2010278471A (ja) | 半導体装置とモジュール | |
| US5587607A (en) | Semiconductor integrated circuit device having improvement arrangement of pads | |
| WO2007130640A2 (en) | Memory device including multiplexed inputs | |
| US6909649B2 (en) | Semiconductor device and semiconductor integrated circuit | |
| US7249294B2 (en) | Semiconductor memory device with reduced package test time | |
| US20040013016A1 (en) | Semiconductor circuit device capable of accurately testing embedded memory | |
| JP4574602B2 (ja) | 半導体装置 | |
| JP3754638B2 (ja) | 半導体装置 | |
| US7679984B2 (en) | Configurable memory data path | |
| JP2018092690A (ja) | 半導体装置および半導体集積システム | |
| JP2000332192A (ja) | マルチチップ型半導体装置 | |
| JP3963259B2 (ja) | 半導体装置 | |
| US6744691B2 (en) | Semiconductor memory module | |
| KR20200122246A (ko) | 반도체 장치 및 시스템 | |
| KR100476393B1 (ko) | 패키지 테스트 시간을 줄이기 위한 반도체 메모리 소자 | |
| JP2003223799A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070906 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101124 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111101 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111219 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120619 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120702 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150727 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |