JPS6173359A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6173359A JPS6173359A JP59195113A JP19511384A JPS6173359A JP S6173359 A JPS6173359 A JP S6173359A JP 59195113 A JP59195113 A JP 59195113A JP 19511384 A JP19511384 A JP 19511384A JP S6173359 A JPS6173359 A JP S6173359A
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- JP
- Japan
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- circuit
- chip
- terminal
- function circuit
- function
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体チップの上に半導体チップを搭載してな
るＣｈｉｐ ｏｎ Ｃｈｉｐの半導体装置に係り、両方
のチップを結線する時乙ごハスファイトを防止できるよ
うな構成にし、ファンクション回路の交換により各種の
機能をもった、またファンクション回路の不良救済の可
能な大規模集積回路（＋−３Ｉ）に関する。
るＣｈｉｐ ｏｎ Ｃｈｉｐの半導体装置に係り、両方
のチップを結線する時乙ごハスファイトを防止できるよ
うな構成にし、ファンクション回路の交換により各種の
機能をもった、またファンクション回路の不良救済の可
能な大規模集積回路（＋−３Ｉ）に関する。
ＬＳＩの高機能化、高集積化により、近年各種機能の回
路を同−ＬＳＩ内に構成する場合か多くなってきた。例
えばＣＭ ＯＳとＴ Ｔ Ｌ、またはアナログとＣＭＯ
３のディジタル、さらにインクフェイス回路を設けてＣ
ＭＯ５とＰ、 ＣＬ等の構成を存するＬＳＩの要求に対
し、同−千ノプ内に構成することは困難である。無理を
して強行しても製造工程上極めて不利である。
路を同−ＬＳＩ内に構成する場合か多くなってきた。例
えばＣＭ ＯＳとＴ Ｔ Ｌ、またはアナログとＣＭＯ
３のディジタル、さらにインクフェイス回路を設けてＣ
ＭＯ５とＰ、 ＣＬ等の構成を存するＬＳＩの要求に対
し、同−千ノプ内に構成することは困難である。無理を
して強行しても製造工程上極めて不利である。
従って回路機能別に独立のチップを用いれば、それぞれ
に最適なプロセスが適用でき、各１大能−１１，ｉ：の
特徴が生かせることになり、そのため２チツプよりなる
所謂Ｃｈｉｐ ｏｎ ＣｈｉｐのＬＳＩが賎計されるよ
うになった。
に最適なプロセスが適用でき、各１大能−１１，ｉ：の
特徴が生かせることになり、そのため２チツプよりなる
所謂Ｃｈｉｐ ｏｎ ＣｈｉｐのＬＳＩが賎計されるよ
うになった。
さらにＣｈｉｐ ｏｎ Ｃｈｉｐ ）７５成を用いて、
１．Ｓｔの１部分のファンクション回路を取り替えて別
の（；（能をもつＬＳＩを必要とする場合がある。
１．Ｓｔの１部分のファンクション回路を取り替えて別
の（；（能をもつＬＳＩを必要とする場合がある。
この場合、２チツプを結線する場合のハスファイトを防
ぐ必要がある。
ぐ必要がある。
Ｃｈｉｐ ｏｎ ＣｈｉｐのＬＳＩには、例えばＭｅｍ
ｏｒｙ ｏｎしｏｇｉｃ、Ｌｏｇｉｃ Ｏｎ Ｌｏｇｉ
ｃ等、あるいは別の分類による組合せがあるが、いずれ
にしても、下側のチップに形成された特定のファンクシ
ョン回路を上側の千ノブに形成されたファンクション回
路で置き換える際に、ボンディングパソド等を用いて車
にファンクション回路のすべての端子をつなぎ変えるだ
けでは、元のファンクション回路を切り離さない限り両
方のファンクション回路が混線状態になり、所謂ハスフ
ァイトを生ずる。
ｏｒｙ ｏｎしｏｇｉｃ、Ｌｏｇｉｃ Ｏｎ Ｌｏｇｉ
ｃ等、あるいは別の分類による組合せがあるが、いずれ
にしても、下側のチップに形成された特定のファンクシ
ョン回路を上側の千ノブに形成されたファンクション回
路で置き換える際に、ボンディングパソド等を用いて車
にファンクション回路のすべての端子をつなぎ変えるだ
けでは、元のファンクション回路を切り離さない限り両
方のファンクション回路が混線状態になり、所謂ハスフ
ァイトを生ずる。
上記欠点を除去しようとすると、下側のチップの取り替
えようとするファンクション回路を最初から別チップに
して取り外し可能にしておき、ボンディング等を用いて
下側チップと接続しておかねばならない。
えようとするファンクション回路を最初から別チップに
して取り外し可能にしておき、ボンディング等を用いて
下側チップと接続しておかねばならない。
またこのようにすると、原形の回路からＣｈｉｐｏｎ
Ｃｈｉｐ構成になり、下側チップのチップ重畳部分は無
駄な面積となる。
Ｃｈｉｐ構成になり、下側チップのチップ重畳部分は無
駄な面積となる。
上記問題点の解決は、少なくとも２個の半導（４クチツ
ブよりなり、第１の半導体チップには第１のファンクシ
ョン回路と、セレクタ回路を設け、第２の半導体チップ
には第２のファンクション回路を設け、２個の半導体チ
ップが結線されない状態では咳セレクタ回路の制御端子
は電源電圧にプルアンプされていて該セレクタ回路は第
１のファンクション回路のデータを選択し、２個の半導
体チップが結線された状態では該セレクタ回路の制御端
子は接地されて該セレクタ回路は第２のファンクション
回路のデータを選択できるようにした本発明による半導
体装置により達成される。
ブよりなり、第１の半導体チップには第１のファンクシ
ョン回路と、セレクタ回路を設け、第２の半導体チップ
には第２のファンクション回路を設け、２個の半導体チ
ップが結線されない状態では咳セレクタ回路の制御端子
は電源電圧にプルアンプされていて該セレクタ回路は第
１のファンクション回路のデータを選択し、２個の半導
体チップが結線された状態では該セレクタ回路の制御端
子は接地されて該セレクタ回路は第２のファンクション
回路のデータを選択できるようにした本発明による半導
体装置により達成される。
第１の半導体チップに設けられたセレクタ回路は、その
制御端子を抵抗を経由して電源電圧（以下ＶＩＩＯと省
略）に吊っているため、第１のファンクション回路のデ
ータを選択し、従ってＬＳ［は第１のファンクション回
路を挿入した場合の機能ををする。
制御端子を抵抗を経由して電源電圧（以下ＶＩＩＯと省
略）に吊っているため、第１のファンクション回路のデ
ータを選択し、従ってＬＳ［は第１のファンクション回
路を挿入した場合の機能ををする。
つぎに第２の半導体チップを第１の半導体チップの上に
載せ結線した場合はセレクタ回路の制御端子は接地電圧
（以下ＶＳＳと省略）になるため、データの選択は二者
択一となり、バスファイトが防止できる。また制御端子
がＶＤＤよりＶ。に変わることにより、セレクタ回路は
第２のファンクション回路のデータを選択し、従ってＬ
ＳＩは第２のファンクション回路を挿入した場合の機能
を有する。
載せ結線した場合はセレクタ回路の制御端子は接地電圧
（以下ＶＳＳと省略）になるため、データの選択は二者
択一となり、バスファイトが防止できる。また制御端子
がＶＤＤよりＶ。に変わることにより、セレクタ回路は
第２のファンクション回路のデータを選択し、従ってＬ
ＳＩは第２のファンクション回路を挿入した場合の機能
を有する。
第２のファンクション回路は、第１のファンクション回
路とは別の各種の回路を用いることにより、各種の機能
を有するＬＳＩを構成することができる。
路とは別の各種の回路を用いることにより、各種の機能
を有するＬＳＩを構成することができる。
例えば第１のファンクション回路として続出専用メモリ
（ＲＯＭ）を用いた場合は、第２のファンクション回
路として別のプログラムを書き込んだＲＯＭを用いるこ
とができる。
（ＲＯＭ）を用いた場合は、第２のファンクション回
路として別のプログラムを書き込んだＲＯＭを用いるこ
とができる。
その他、ファンクション回路としての演算回路のビット
数を変更したり、論理を変更することかできる。
数を変更したり、論理を変更することかできる。
第１図は本発明によるＬＳＩの平面図である。
図において、ｌは第１のチップ（下側チップ）で、この
上に第１のファンクション回路２と、セレクタ回路３が
形成される。ＥＮ （ＥＮＡＢＬＥの略）はセ・レクタ
回路３の制御端子で、抵抗Ｒを経由してＶＤＤで吊り、
セレクタ回路３は第１のファンクション回路２のデータ
が選択されている。
上に第１のファンクション回路２と、セレクタ回路３が
形成される。ＥＮ （ＥＮＡＢＬＥの略）はセ・レクタ
回路３の制御端子で、抵抗Ｒを経由してＶＤＤで吊り、
セレクタ回路３は第１のファンクション回路２のデータ
が選択されている。
第１のファンクション回路２の入力端子を［Ｎ１乃至Ｉ
Ｎｍ 、上下のチップを結線時に第２のファンクション
回路６の出力に接続される端子を０ＩＪＴＩ乃至０ＵＴ
ｎで表し、接地端子を電圧記号ＶＳＳで代用する。
Ｎｍ 、上下のチップを結線時に第２のファンクション
回路６の出力に接続される端子を０ＩＪＴＩ乃至０ＵＴ
ｎで表し、接地端子を電圧記号ＶＳＳで代用する。
４．５はそれぞれ第１のファンクション回路２とセレク
タ回路３に接続するファンクション回路および１１０回
路、あるいは１１０回路のみを示す。
タ回路３に接続するファンクション回路および１１０回
路、あるいは１１０回路のみを示す。
６は第２のチップ（上側チップ）で、この上に第２のフ
ァンクション回路７を形成する。
ァンクション回路７を形成する。
第２のファンクション回路７の入力端子をｉｎｌ乃至ｉ
ｎｍ 、出力端子をｏｕｔｌ乃至ｏｕ ｔｎで表す。接
地端子をＶＳＳ、上下のチップを結線時に第１のチップ
の端子ＥＮに接続される端子をｅｎて表す。
ｎｍ 、出力端子をｏｕｔｌ乃至ｏｕ ｔｎで表す。接
地端子をＶＳＳ、上下のチップを結線時に第１のチップ
の端子ＥＮに接続される端子をｅｎて表す。
端子ＶＳＳと端子ｅｎは短絡しておく。
上下のチップを結線する場合は、第２のチップ６を第１
のチップの所定の位置に載せ、上記の各端子はチップ上
にパッドで形成し、ｉｎｌ乃至ｉｎｍをＩＮＩ乃至ＩＮ
ｍに、ｏｕｔｌ乃至ｏｕ ｔｎを０［ＩＴｌ乃至０υＴ
ｎに、ｅｎをＥＮに、ＶＳＳをＶＳＳにワイヤボンディ
ングを用いて結線する。
のチップの所定の位置に載せ、上記の各端子はチップ上
にパッドで形成し、ｉｎｌ乃至ｉｎｍをＩＮＩ乃至ＩＮ
ｍに、ｏｕｔｌ乃至ｏｕ ｔｎを０［ＩＴｌ乃至０υＴ
ｎに、ｅｎをＥＮに、ＶＳＳをＶＳＳにワイヤボンディ
ングを用いて結線する。
第２図は本発明によるＬＳＩのセレクタ回路の回路図で
ある。
ある。
図示されるセレクタ回路を、ファンクション回路２また
は７の出力端子数に等しい数だけ、ｎ個配設する。
は７の出力端子数に等しい数だけ、ｎ個配設する。
端子ＥＮが“Ｈゝのときは、ａ点はＬ”、ｂ点は“Ｈ”
となり、入力Ａの第１のファンクション回路からの信号
がＣに出力される。
となり、入力Ａの第１のファンクション回路からの信号
がＣに出力される。
端子ＥＮが“Ｌ”のときは、ａ点は“Ｉ］”、ｂ点は“
Ｌ”となり、人力Ｂの第２のファンクション回路からの
信号がＣに出力される。
Ｌ”となり、人力Ｂの第２のファンクション回路からの
信号がＣに出力される。
第３図は本発明によるＬＳＩを模式的に示す断面図であ
る。
る。
図において、パッケージ１１の上にチップｌを塔載し、
その上にチップ６をフェイスアンプに載せ、上下チップ
の対応するパッドをそれぞれワイヤ８でボンディングし
て結線する。
その上にチップ６をフェイスアンプに載せ、上下チップ
の対応するパッドをそれぞれワイヤ８でボンディングし
て結線する。
つぎにワイヤ９によりチップ１の周辺の外部端子のパッ
ド１０とパッケージ１１にメタライズされた内部リード
１２とをボンディングする。内部リード１２はパッケー
ジ１１に固着された外部リード１３に接続されている。
ド１０とパッケージ１１にメタライズされた内部リード
１２とをボンディングする。内部リード１２はパッケー
ジ１１に固着された外部リード１３に接続されている。
１４はパフケージの蓋を示す。
実施例では両チップの結線をワイヤボンディングで行っ
たが、バンプ（導電層の隆起部）、ビームリードで行っ
てもよい。
たが、バンプ（導電層の隆起部）、ビームリードで行っ
てもよい。
以上説明したように本発明によれば、セレクタ回路によ
り上下のチップよりくるデータの選択は二者択一となり
、バスファイトが防止できる。また第２のファンクショ
ン回路は、第１のファンクション回路とは別の各種の回
路を用いることにより、各種の機能を有するＬＳＩを構
成でき、従って顧客の多様な要求を充たすことができる
。
り上下のチップよりくるデータの選択は二者択一となり
、バスファイトが防止できる。また第２のファンクショ
ン回路は、第１のファンクション回路とは別の各種の回
路を用いることにより、各種の機能を有するＬＳＩを構
成でき、従って顧客の多様な要求を充たすことができる
。
【図面の簡単な説明】
第１図は本発明によるＬ’ＳＩの平面図、第２図は本発
明によるＬＳＩのセレクタ回路の回路図、 第３図は本発明によるＬＳＩを模式的に示す断面図であ
る。 図において、 １は第１のチップ゛、 ２は第１のファンクション回路、 ３はセレクタ回路、 ６は第２のチップ、 ７は第２のファンクション回路、 ８．９はワイヤ、 １０はパッド、 １１はパッケージ、 １２は内部リード、１．３は外部
リード、 １４は芒 を示す。 番ｌ唄 ｖ−２図 ＥＮ ・ 手３閃
明によるＬＳＩのセレクタ回路の回路図、 第３図は本発明によるＬＳＩを模式的に示す断面図であ
る。 図において、 １は第１のチップ゛、 ２は第１のファンクション回路、 ３はセレクタ回路、 ６は第２のチップ、 ７は第２のファンクション回路、 ８．９はワイヤ、 １０はパッド、 １１はパッケージ、 １２は内部リード、１．３は外部
リード、 １４は芒 を示す。 番ｌ唄 ｖ−２図 ＥＮ ・ 手３閃
Claims (1)
- 少なくとも２個の半導体チップよりなり、第１の半導
体チップには第１のファンクション回路と、セレクタ回
路を設け、第２の半導体チップには第２のファンクショ
ン回路を設け、２個の半導体チップが結線されない状態
では該セレクタ回路の制御端子は電源電圧にプルアップ
されていて該セレクタ回路は第１のファンクション回路
のデータを選択し、２個の半導体チップが結線された状
態では該セレクタ回路の制御端子は接地されて該セレク
タ回路は第２のファンクション回路のデータを選択でき
るようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195113A JPS6173359A (ja) | 1984-09-18 | 1984-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195113A JPS6173359A (ja) | 1984-09-18 | 1984-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6173359A true JPS6173359A (ja) | 1986-04-15 |
Family
ID=16335708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59195113A Pending JPS6173359A (ja) | 1984-09-18 | 1984-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173359A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002156426A (ja) * | 2000-11-17 | 2002-05-31 | Fujitsu Ltd | 半導体装置およびマルチチップモジュール |
| US6534847B2 (en) * | 1999-02-05 | 2003-03-18 | Rohm Co., Ltd. | Semiconductor device |
| JP2006013495A (ja) * | 2004-06-22 | 2006-01-12 | Samsung Electronics Co Ltd | 他のチップを経由して入力信号を伝達する集積回路装置及び集積回路マルチチップパッケージ |
| US7148567B2 (en) | 2001-12-03 | 2006-12-12 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2008034690A (ja) * | 2006-07-31 | 2008-02-14 | Mitsumi Electric Co Ltd | 半導体集積回路装置 |
| US7414320B2 (en) | 2000-03-17 | 2008-08-19 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
| WO2008099711A1 (ja) * | 2007-02-13 | 2008-08-21 | Nec Corporation | 半導体装置 |
-
1984
- 1984-09-18 JP JP59195113A patent/JPS6173359A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6534847B2 (en) * | 1999-02-05 | 2003-03-18 | Rohm Co., Ltd. | Semiconductor device |
| US7414320B2 (en) | 2000-03-17 | 2008-08-19 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
| JP2002156426A (ja) * | 2000-11-17 | 2002-05-31 | Fujitsu Ltd | 半導体装置およびマルチチップモジュール |
| US7148567B2 (en) | 2001-12-03 | 2006-12-12 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2006013495A (ja) * | 2004-06-22 | 2006-01-12 | Samsung Electronics Co Ltd | 他のチップを経由して入力信号を伝達する集積回路装置及び集積回路マルチチップパッケージ |
| JP2008034690A (ja) * | 2006-07-31 | 2008-02-14 | Mitsumi Electric Co Ltd | 半導体集積回路装置 |
| WO2008099711A1 (ja) * | 2007-02-13 | 2008-08-21 | Nec Corporation | 半導体装置 |
| US8243467B2 (en) | 2007-02-13 | 2012-08-14 | Nec Corporation | Semiconductor device |
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