JPS5860561A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5860561A JPS5860561A JP16063581A JP16063581A JPS5860561A JP S5860561 A JPS5860561 A JP S5860561A JP 16063581 A JP16063581 A JP 16063581A JP 16063581 A JP16063581 A JP 16063581A JP S5860561 A JPS5860561 A JP S5860561A
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- JP
- Japan
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- wiring
- gate
- wirings
- gate circuits
- wired logic
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- Pending
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- 238000004590 computer program Methods 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
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- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体集積回路装置（以下「ＩＣ」という）
、特にゲートアレーからなるＩＣの改良に関するもので
ある。
、特にゲートアレーからなるＩＣの改良に関するもので
ある。
一つのＩＣチップ内のゲートアレイは各ゲートが規則的
に配列されて、あらかじめ拡散工程までを完了しておい
て、個々の論理構成の要求に応じて後工程としてゲート
間の配線をそのためにあけておかれた配線領域に形成す
る方式が広く用いられている。第１図はこのようなゲー
トアレイ構成のＩＣチップの従来例を示すパターン図で
、（１）ハエＣチップ、（２）は基本となるゲー） 、
（３）は配線領域である。ゲート（２）はＩＣチップ（
１）内に規則的に配列されており、図示、工はゲート（
２）の入力端子、０はゲート（２）の出力端子であるｏ
Ｇｌ−０７は配線されたゲートのゲート番号である０ さて、論理回路においては多数のゲート出力を共通に接
続して次段のゲートのゲート入力を駆動する、いわゆる
ワイヤード論理を形成する場合がめる。また、ゲートア
レイはコンピュータを用いてゲート間の配線を行なうの
であるが、第１図のゲートＧｌとゲートＧ２およびＧ３
との間のようにワイヤード論理接続すべきゲート間距離
が大きくなる可能性がある。
に配列されて、あらかじめ拡散工程までを完了しておい
て、個々の論理構成の要求に応じて後工程としてゲート
間の配線をそのためにあけておかれた配線領域に形成す
る方式が広く用いられている。第１図はこのようなゲー
トアレイ構成のＩＣチップの従来例を示すパターン図で
、（１）ハエＣチップ、（２）は基本となるゲー） 、
（３）は配線領域である。ゲート（２）はＩＣチップ（
１）内に規則的に配列されており、図示、工はゲート（
２）の入力端子、０はゲート（２）の出力端子であるｏ
Ｇｌ−０７は配線されたゲートのゲート番号である０ さて、論理回路においては多数のゲート出力を共通に接
続して次段のゲートのゲート入力を駆動する、いわゆる
ワイヤード論理を形成する場合がめる。また、ゲートア
レイはコンピュータを用いてゲート間の配線を行なうの
であるが、第１図のゲートＧｌとゲートＧ２およびＧ３
との間のようにワイヤード論理接続すべきゲート間距離
が大きくなる可能性がある。
第２図は第１図のゲートＧ１−０４の部分のゲートにエ
ミッタ結合論理（ＥＣ！Ｌ ）ゲートを用いた場合の回
路図、第３図はその等価論理回路図である。
ミッタ結合論理（ＥＣ！Ｌ ）ゲートを用いた場合の回
路図、第３図はその等価論理回路図である。
第２図において、ゲートＧｌの見ＣＬ゛ゲートはトラン
ジスタＴａｌ ｌ ”ｂｌ ｌ Ｔｅｌおよび’ｒａｔ
、抵抗Ｒ，および”Ｍ−ｉ並びに定電流源工で構成され
、トランジスタＴａｌおよびＴｂｌのベースはゲートＧ
１の入力端子、トランジスタＴｄ１のエミッタはゲート
Ｇ１の出力端子を構成している。グー） ０２〜Ｇ４も
同様の構成であるが、グー） Ｇ２およびＧ３は出力が
ゲ−トＧｌの出力と接続されてワイヤードＯＲ論理を形
成している。第３図ではこれをＯＲゲグーＧＷで示した
。従って、グー） Ｇｌの出力負荷抵抗Ｒ，に対応する
抵抗は、ゲートＧ２およびＧ３ではそれぞれの出力トラ
ンジスタ’ｒａｚおよびＴｄ３のエミッタには接続され
ず、グー） Ｇｌの出力負荷抵抗Ｒ１を共用している。
ジスタＴａｌ ｌ ”ｂｌ ｌ Ｔｅｌおよび’ｒａｔ
、抵抗Ｒ，および”Ｍ−ｉ並びに定電流源工で構成され
、トランジスタＴａｌおよびＴｂｌのベースはゲートＧ
１の入力端子、トランジスタＴｄ１のエミッタはゲート
Ｇ１の出力端子を構成している。グー） ０２〜Ｇ４も
同様の構成であるが、グー） Ｇ２およびＧ３は出力が
ゲ−トＧｌの出力と接続されてワイヤードＯＲ論理を形
成している。第３図ではこれをＯＲゲグーＧＷで示した
。従って、グー） Ｇｌの出力負荷抵抗Ｒ，に対応する
抵抗は、ゲートＧ２およびＧ３ではそれぞれの出力トラ
ンジスタ’ｒａｚおよびＴｄ３のエミッタには接続され
ず、グー） Ｇｌの出力負荷抵抗Ｒ１を共用している。
このため、ワイヤード論理接続するゲートの距離が大き
くなると配線抵抗Ｒ，が増大し、グー） Ｇ２およびＧ
３の出力が配線抵抗Ｒ，とゲートＧｌの出力負荷抵抗Ｒ
，とで分割される。すなわち、例えば単位面積当）のア
ルミニウム配線抵抗を５０ｍΩ／口とし、幅５μｍ、長
さｊ５ｍｍの配線で結線したとすると、このときの配線
抵抗Ｒ，は５０Ωとなり、グー） Ｇｌの出力負荷抵抗
Ｒ，が４５０Ωの゛場合、グー） Ｇ２およびＧ３の出
力は１０％低下することになる。こあように従来はゲー
トアレイにおいて、チップ内の離れた位置のゲート間で
ワイヤード論理を構成した場合、ゲート間の配線抵抗に
よってゲートの出力レベルに低下を生じるという欠点が
あった。
くなると配線抵抗Ｒ，が増大し、グー） Ｇ２およびＧ
３の出力が配線抵抗Ｒ，とゲートＧｌの出力負荷抵抗Ｒ
，とで分割される。すなわち、例えば単位面積当）のア
ルミニウム配線抵抗を５０ｍΩ／口とし、幅５μｍ、長
さｊ５ｍｍの配線で結線したとすると、このときの配線
抵抗Ｒ，は５０Ωとなり、グー） Ｇｌの出力負荷抵抗
Ｒ，が４５０Ωの゛場合、グー） Ｇ２およびＧ３の出
力は１０％低下することになる。こあように従来はゲー
トアレイにおいて、チップ内の離れた位置のゲート間で
ワイヤード論理を構成した場合、ゲート間の配線抵抗に
よってゲートの出力レベルに低下を生じるという欠点が
あった。
この発明は以上のような点に鑑みてなされたもので、ワ
イヤード論理を構成するゲート間配線の有効断面積を大
きくすることによって配線抵抗を小さくして、ゲート出
力レベルの低下の少ない工０を得ることを目的としてい
る。
イヤード論理を構成するゲート間配線の有効断面積を大
きくすることによって配線抵抗を小さくして、ゲート出
力レベルの低下の少ない工０を得ることを目的としてい
る。
第４図はこの発明の一実施例を示すパターン図で、第１
図の従来例と同−論理構成にこの発明を適用したもので
、同等部分は同一符号で示しである。通常、ゲートアレ
イではゲート間の配線を行なうための配線領域（３）が
設けられており、配線はコンピュータによって配線し易
いように使用配線幅や配線間のピッチがあらかじめ決め
られている。
図の従来例と同−論理構成にこの発明を適用したもので
、同等部分は同一符号で示しである。通常、ゲートアレ
イではゲート間の配線を行なうための配線領域（３）が
設けられており、配線はコンピュータによって配線し易
いように使用配線幅や配線間のピッチがあらかじめ決め
られている。
従って、第４図のようにこの実施例では、ワイヤード論
理を構成するグー） Ｇｌ 、 Ｇ２およびＧ３間の接
続配線を２本並列に構成している。これによって、ワイ
ヤード論理接続の配線抵抗を小さく保−持でき、出力レ
ベルの低下を少なくすることができる。そして、この実
施例では配線幅および配線間のピッチがあらかじめ決め
られた値と同一であるから従来と同様な配線のコンピュ
ータ・プログラムで配線できる。また、配線抵抗を更に
下げるには、並列の接続配線の本数を３本以上にすれば
よい０ なお、上記実施例では接続配線幅を一定にして２本並列
にして用いたが、ワイヤード論理接続の配線の幅を他の
ゲート配線のそれより大きくしても配線抵抗は下げるこ
とができ、同様の効果が期待できる。
理を構成するグー） Ｇｌ 、 Ｇ２およびＧ３間の接
続配線を２本並列に構成している。これによって、ワイ
ヤード論理接続の配線抵抗を小さく保−持でき、出力レ
ベルの低下を少なくすることができる。そして、この実
施例では配線幅および配線間のピッチがあらかじめ決め
られた値と同一であるから従来と同様な配線のコンピュ
ータ・プログラムで配線できる。また、配線抵抗を更に
下げるには、並列の接続配線の本数を３本以上にすれば
よい０ なお、上記実施例では接続配線幅を一定にして２本並列
にして用いたが、ワイヤード論理接続の配線の幅を他の
ゲート配線のそれより大きくしても配線抵抗は下げるこ
とができ、同様の効果が期待できる。
以上説明したように、この発明になるＩＣでは複数個の
ゲートの出力間を接続してワイヤード論理を構成する配
線の有効断面積を大きくしたので、配線抵抗は下り、ゲ
ート出力レベルの低下は防止することができる。
ゲートの出力間を接続してワイヤード論理を構成する配
線の有効断面積を大きくしたので、配線抵抗は下り、ゲ
ート出力レベルの低下は防止することができる。
第１図はゲートアレイ構成のＩＣチップの従来例を示す
パターン図、第２図は第１図のワイヤード論理構成部の
みをＥＯＬゲートを用いた場合を例にとって示す回路図
、第３図はその部分の等価論理回路図、第４図はこの発
明の一実施例を示すパターン図である。 図において、（１）はＩＣチップ（半導体チップ）、（
２）はゲート回路、（３）は配線専用領域、ａｌ 、
Ｇ２ 、（）３はワイヤード論理構成のため出力間が接
続されたゲート回路である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛野信−（外１名） 第１図 第２図 １− −−− Ｊ第４図 手続補正音〔自−） ５７ ３ １９ 昭和 年 月 日 １、事件の表示 特願昭５６−１６０６！５５号
２、 発ｔＪ１１ノ名称 半導体集積回路装置３
、補正をする者 事件との関係 特許出願人 ６．１１正の対象 明細書の発明の詳細な説明の楠 ６、 補正の内容 明細書をつぎのとおり訂正する。
パターン図、第２図は第１図のワイヤード論理構成部の
みをＥＯＬゲートを用いた場合を例にとって示す回路図
、第３図はその部分の等価論理回路図、第４図はこの発
明の一実施例を示すパターン図である。 図において、（１）はＩＣチップ（半導体チップ）、（
２）はゲート回路、（３）は配線専用領域、ａｌ 、
Ｇ２ 、（）３はワイヤード論理構成のため出力間が接
続されたゲート回路である。 なお、図中同一符号は同一または相当部分を示す０ 代理人 葛野信−（外１名） 第１図 第２図 １− −−− Ｊ第４図 手続補正音〔自−） ５７ ３ １９ 昭和 年 月 日 １、事件の表示 特願昭５６−１６０６！５５号
２、 発ｔＪ１１ノ名称 半導体集積回路装置３
、補正をする者 事件との関係 特許出願人 ６．１１正の対象 明細書の発明の詳細な説明の楠 ６、 補正の内容 明細書をつぎのとおり訂正する。
Claims (3)
- （１）半導体チップ内に多数のゲート回路を規則的に配
列して形成し、上記半導体チップ内の配線専用領域に形
成した配線によって上記ゲート回路間に所要の接続を施
して論理回路を構成してなるものにおいて、複数個の上
記ゲート回路の出力間を接続する配線の有効断面積を上
記ゲート回路相互の入出力間の配線の断面積より犬きく
したことを特徴とする半導体集積回路装ｄ０ - （２）複数個のゲート回路の出力間を接続する配線の配
線幅をゲート回路相互の入出力間の配線の配線幅よシ大
きくしたことを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置。 - （３） 複数個のゲート回路の出力間を複数本の配線
で接続し、上記各配線の配線幅をゲート回路相互の入出
力間の配線の配線幅と＋ｉ的に等しくしたことを特徴と
する特許請求の範囲第１１Ａ記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16063581A JPS5860561A (ja) | 1981-10-06 | 1981-10-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16063581A JPS5860561A (ja) | 1981-10-06 | 1981-10-06 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5860561A true JPS5860561A (ja) | 1983-04-11 |
Family
ID=15719184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16063581A Pending JPS5860561A (ja) | 1981-10-06 | 1981-10-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860561A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58219747A (ja) * | 1982-06-14 | 1983-12-21 | Nec Corp | マスタスライス型半導体装置 |
| JPS63301544A (ja) * | 1987-05-30 | 1988-12-08 | Toshiba Corp | スタンダ−ドセル方式の半導体集積回路 |
| JPH02127042U (ja) * | 1990-04-12 | 1990-10-19 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106693A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Integrated circuit |
| JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
| JPS57211249A (en) * | 1981-06-22 | 1982-12-25 | Nec Corp | Integrated circuit device |
-
1981
- 1981-10-06 JP JP16063581A patent/JPS5860561A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106693A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Integrated circuit |
| JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
| JPS57211249A (en) * | 1981-06-22 | 1982-12-25 | Nec Corp | Integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58219747A (ja) * | 1982-06-14 | 1983-12-21 | Nec Corp | マスタスライス型半導体装置 |
| JPS63301544A (ja) * | 1987-05-30 | 1988-12-08 | Toshiba Corp | スタンダ−ドセル方式の半導体集積回路 |
| JPH02127042U (ja) * | 1990-04-12 | 1990-10-19 |
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