JPS58219747A - マスタスライス型半導体装置 - Google Patents
マスタスライス型半導体装置Info
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- JPS58219747A JPS58219747A JP10190682A JP10190682A JPS58219747A JP S58219747 A JPS58219747 A JP S58219747A JP 10190682 A JP10190682 A JP 10190682A JP 10190682 A JP10190682 A JP 10190682A JP S58219747 A JPS58219747 A JP S58219747A
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- JP
- Japan
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- wiring
- semiconductor device
- type semiconductor
- master slice
- slice type
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000000034 method Methods 0.000 claims abstract description 4
- 239000002184 metal Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 23
- 239000002356 single layer Substances 0.000 abstract description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は大容量のマスタスライス型半導体装置に関し、
特に機能セル間を接続する配線に関するものである。
特に機能セル間を接続する配線に関するものである。
近年、集積回路（ＩＣ）の集積度に関する進歩は目覚し
いものかあ’）、６４Ｋｂｔｔのメモリが１チツプに実
現されている。一方、論理回路等においても１チツプ内
に１０００乃至５０００ゲートを集積したＩＣが出現し
ている。一般にこれらはＬＳＩ又はＶＬＳＩと呼ばれて
いる。５０００ゲートクラスの論理回路ＩＣを設計する
には、従来のような人手による設計は不可能となり、Ｉ
ＣがＬＳＩ化するにつれ、マスタスライス型を採用しコ
ンピュータを利用した自動配置・配線設計を利用するよ
うになっている。このこと１ＬｓＩの開発期間を短縮す
る意味でも非常に重要であり、配線工程用マスクを変更
することにより各種ＬＳＩが得られるマスタスライス型
半導体装置が重視されゲート・アレーと己て世に知られ
ている。一般にゲート・アレーの搭載ゲート数が増加す
ればするほどテッグサイズが大きくなり、チップの歩留
が低下することになる。そこで、機能セル間を接続する
為の配線テヤルネル領域を出来るだけ小さくする必要が
あり、結果として、配線のピッチを小さくする必要があ
る配線の幅を細くすることは、従来のこの種の装置に信
頼度、性能などに次のような欠点が生じてきた。第１の
欠点に、接続配線が細くなることにより、配線抵抗が大
きく、接続配線抵抗による電位シフトが無視できなくな
り、装置の動作マージンが小さくなったりしいては装置
の歩留が悪くなっ之− 第２の欠点は接続配線が細くなると、その配線に許容さ
れる電流値が配線の信頼度を保障する為に制限され、装
置の性能を良くする為によく用いられる部分的に電流を
増加させる手段が適用できなくなることである。又、電
流を増加させる手段に、第１の欠点である接続配線抵抗
大の観点からも不利であることはあきらかであり、従来
の装置では、性能１歩留、信頼度を犠牲にすることなし
に高集積度のゲート・アレーは実現できなかった。
いものかあ’）、６４Ｋｂｔｔのメモリが１チツプに実
現されている。一方、論理回路等においても１チツプ内
に１０００乃至５０００ゲートを集積したＩＣが出現し
ている。一般にこれらはＬＳＩ又はＶＬＳＩと呼ばれて
いる。５０００ゲートクラスの論理回路ＩＣを設計する
には、従来のような人手による設計は不可能となり、Ｉ
ＣがＬＳＩ化するにつれ、マスタスライス型を採用しコ
ンピュータを利用した自動配置・配線設計を利用するよ
うになっている。このこと１ＬｓＩの開発期間を短縮す
る意味でも非常に重要であり、配線工程用マスクを変更
することにより各種ＬＳＩが得られるマスタスライス型
半導体装置が重視されゲート・アレーと己て世に知られ
ている。一般にゲート・アレーの搭載ゲート数が増加す
ればするほどテッグサイズが大きくなり、チップの歩留
が低下することになる。そこで、機能セル間を接続する
為の配線テヤルネル領域を出来るだけ小さくする必要が
あり、結果として、配線のピッチを小さくする必要があ
る配線の幅を細くすることは、従来のこの種の装置に信
頼度、性能などに次のような欠点が生じてきた。第１の
欠点に、接続配線が細くなることにより、配線抵抗が大
きく、接続配線抵抗による電位シフトが無視できなくな
り、装置の動作マージンが小さくなったりしいては装置
の歩留が悪くなっ之− 第２の欠点は接続配線が細くなると、その配線に許容さ
れる電流値が配線の信頼度を保障する為に制限され、装
置の性能を良くする為によく用いられる部分的に電流を
増加させる手段が適用できなくなることである。又、電
流を増加させる手段に、第１の欠点である接続配線抵抗
大の観点からも不利であることはあきらかであり、従来
の装置では、性能１歩留、信頼度を犠牲にすることなし
に高集積度のゲート・アレーは実現できなかった。
従って、本発明の目的ハ１．上記欠点を除去し、性能１
歩留、信頼度の良い高集積度のマスタスライス型半導体
装置を提供することにある。
歩留、信頼度の良い高集積度のマスタスライス型半導体
装置を提供することにある。
本発明の構成は、機能セル間を接続する為の配線チャン
ネル領域にて、複数の配線チャンネルを一本の接続配線
として少なくとも１力所以上に使 ・用している
ことを特徴としている。
ネル領域にて、複数の配線チャンネルを一本の接続配線
として少なくとも１力所以上に使 ・用している
ことを特徴としている。
以下図面を参照して本発明の詳細な説明する。
第１図は従来のマスタスライス型半導体装置の配線チャ
ンネル領域の様子を示す平面図であり、Ｘ方向が１層配
線、Ｙ方向が２層配線である。又悶印がスルーホールを
示し、１層配線と２層配線とを接続している。図の例で
は、１層配線が幅３μｍ。
ンネル領域の様子を示す平面図であり、Ｘ方向が１層配
線、Ｙ方向が２層配線である。又悶印がスルーホールを
示し、１層配線と２層配線とを接続している。図の例で
は、１層配線が幅３μｍ。
間隔３ＩＩｎ、０６μｍピッチで、２層配線が幅５□。
間隔４＃ｎの９μｍピッチである。一般に、一層配線は
２層配線の断線を防ぐ為に厚さが約０．５μｍと薄く、
配線の層抵抗は約０．０６Ｑ１０である。２層配線は厚
くできる為、層抵抗は０．０３九以下に設定されている
。現在この種の装置！ｉは、前記の様に人手による設計
ではなく、コンビエータによる自動設計が主流であ択、
接続配線の長さは最悪１層配線、２層配線部分がそれぞ
れチップサイズと同等になることも考えて設計されなけ
ればならない。
２層配線の断線を防ぐ為に厚さが約０．５μｍと薄く、
配線の層抵抗は約０．０６Ｑ１０である。２層配線は厚
くできる為、層抵抗は０．０３九以下に設定されている
。現在この種の装置！ｉは、前記の様に人手による設計
ではなく、コンビエータによる自動設計が主流であ択、
接続配線の長さは最悪１層配線、２層配線部分がそれぞ
れチップサイズと同等になることも考えて設計されなけ
ればならない。
例えば、１層配線の長さが３朋になれば、その抵抗は約
６００とな夛、２層配線部分を考え合ねせれば約８００
の抵抗が配線に入ることになり、動作マージン上無視で
きなくなる。この為、主電流が流れる配線にに、動作マ
ージンを保障するよう自動配線プログラムに配線長制限
を設ける必用がある。このことり自動配線率を低下させ
効率が悪くなる。又、図に示した配線ＡＩＣ，装置の性
能を改良すべく例えば通常の電流値の２倍の電流を流そ
うとすると、配線の抵抗による電位シフトが２倍になり
動作マージンが減り、配線の寿命に４分の１にもなる為
装置の信頼度が低下する。以上説明したような欠点が従
来の装置にはあった。
６００とな夛、２層配線部分を考え合ねせれば約８００
の抵抗が配線に入ることになり、動作マージン上無視で
きなくなる。この為、主電流が流れる配線にに、動作マ
ージンを保障するよう自動配線プログラムに配線長制限
を設ける必用がある。このことり自動配線率を低下させ
効率が悪くなる。又、図に示した配線ＡＩＣ，装置の性
能を改良すべく例えば通常の電流値の２倍の電流を流そ
うとすると、配線の抵抗による電位シフトが２倍になり
動作マージンが減り、配線の寿命に４分の１にもなる為
装置の信頼度が低下する。以上説明したような欠点が従
来の装置にはあった。
第２図は、本発明の好ましい第１の実施例であり、第１
図と同じ状態を示する平面図である。配線Ａが第２図で
は１層配線チャンネルを２本使用している点が第１図と
異なり、本発明のポイントである。第１１図に比較して
配線Ａの層抵抗の高い１層配線部の抵抗が半分になって
おり、配＃ＡＫ通常の倍の電流を流しても電位ンフトは
問題にならなくなる。又、配線寿命を決足している一層
配線に流れる電流密度本通常の配線と変らない為、信頼
度も低下することなしに装置の性能を良くすることがで
きる。この構造を自動配線で実現する為には、電流を増
加したい配線Ａか、電位シフトが問題になる配線は、あ
らかじめ２本の配線チャンネルを割夛当てておけばよく
自動配線による配線率も低下することがない。
図と同じ状態を示する平面図である。配線Ａが第２図で
は１層配線チャンネルを２本使用している点が第１図と
異なり、本発明のポイントである。第１１図に比較して
配線Ａの層抵抗の高い１層配線部の抵抗が半分になって
おり、配＃ＡＫ通常の倍の電流を流しても電位ンフトは
問題にならなくなる。又、配線寿命を決足している一層
配線に流れる電流密度本通常の配線と変らない為、信頼
度も低下することなしに装置の性能を良くすることがで
きる。この構造を自動配線で実現する為には、電流を増
加したい配線Ａか、電位シフトが問題になる配線は、あ
らかじめ２本の配線チャンネルを割夛当てておけばよく
自動配線による配線率も低下することがない。
第３図は本発明の好ましい第２の実施例であり、第１の
実施例と同様に、篤１因と同じ接続状態を示す平面図で
ある。本実施例では、配置Ａに通常電流値の２倍以上の
電流を流し、装置の性能をさらに向上させようとするも
のである。本実施例では第１の実施例において１層部分
で配線チャンネル２本を使用した配線Ａにおいて、配線
間が埋られており、１層部分の配線巾が９μになってい
る。
実施例と同様に、篤１因と同じ接続状態を示す平面図で
ある。本実施例では、配置Ａに通常電流値の２倍以上の
電流を流し、装置の性能をさらに向上させようとするも
のである。本実施例では第１の実施例において１層部分
で配線チャンネル２本を使用した配線Ａにおいて、配線
間が埋られており、１層部分の配線巾が９μになってい
る。
この為、第１図に比べて、配＠Ａの１層部分の抵抗は３
分の１であり、許容電流に９倍である。っまシ本実施例
では、装置の性能を良くする為に、２層配線の配線寿命
に制限されるまで配線Ａに電流を流すことができる。
分の１であり、許容電流に９倍である。っまシ本実施例
では、装置の性能を良くする為に、２層配線の配線寿命
に制限されるまで配線Ａに電流を流すことができる。
第４図は、本発明の第３の実施例であり、第１図と同じ
接続状態を示す平面図である。本実施例は、第２の実施
例よりもさらに電流を流そうするものであり、２層配線
部も２本の配線チャンネルを使用している。第１．第２
の実施例と同じような効果がある。
接続状態を示す平面図である。本実施例は、第２の実施
例よりもさらに電流を流そうするものであり、２層配線
部も２本の配線チャンネルを使用している。第１．第２
の実施例と同じような効果がある。
以上説明したように、本発明によれば信頼度。
歩留をそこなわなく性能のよい高集積度のマスタースラ
イスを半導体装置が得られる。特に配線チャンネルのピ
ッチが１μｍ乃至２μｍになればさらに重要になる。実
施例における説明は１本の配線に配線チャンネルｆｔ２
本しか使用していないが、さらに多くの配線チャンネル
を１本の配線として使用することもでき、本発明の権利
は特許請求の範囲に記載した内容のすべてのマスク・ス
ライス型半導体装置に及ぶ。
イスを半導体装置が得られる。特に配線チャンネルのピ
ッチが１μｍ乃至２μｍになればさらに重要になる。実
施例における説明は１本の配線に配線チャンネルｆｔ２
本しか使用していないが、さらに多くの配線チャンネル
を１本の配線として使用することもでき、本発明の権利
は特許請求の範囲に記載した内容のすべてのマスク・ス
ライス型半導体装置に及ぶ。
第１図は従来の装置の配線チャンネル領域の一部を示す
平面図、第２図は本発明の第１の実施例を示す平面図、
第３図は本発明の第２の実施例を示す平面図、第４図は
本発明の第３の実施例を示す平面図、である。 なお図において、Ａは特殊配線、である０八 茎１図 第４ 閃
平面図、第２図は本発明の第１の実施例を示す平面図、
第３図は本発明の第２の実施例を示す平面図、第４図は
本発明の第３の実施例を示す平面図、である。 なお図において、Ａは特殊配線、である０八 茎１図 第４ 閃
Claims (2)
- （１）配線工程用マスクを変更することにより各糧集積
回路が得られるマスタスライス型半導体装置において、
機能セル間を接続する為の配線チャンネル領域にて複数
の配線チャンネルを同一機能接続配線として少なくとも
１力所以上に使用していることを特徴とするマスタスラ
イス型半導体装置０ - （２）前記同一機能接続配線として使用されている複数
の配線チャンネル間が、配線に使用されている同種の金
属にて埋られていることを特徴とする特許請求の範囲第
（１）項記□載のマスタスライス型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10190682A JPS58219747A (ja) | 1982-06-14 | 1982-06-14 | マスタスライス型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10190682A JPS58219747A (ja) | 1982-06-14 | 1982-06-14 | マスタスライス型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58219747A true JPS58219747A (ja) | 1983-12-21 |
Family
ID=14312944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10190682A Pending JPS58219747A (ja) | 1982-06-14 | 1982-06-14 | マスタスライス型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219747A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4716452A (en) * | 1984-11-09 | 1987-12-29 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device constructed by polycell technique |
| JPS63132448A (ja) * | 1986-11-21 | 1988-06-04 | Fujitsu Ltd | ゲ−トアレイの自動配線方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106693A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Integrated circuit |
| JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
| JPS5860561A (ja) * | 1981-10-06 | 1983-04-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS6355783A (ja) * | 1986-08-26 | 1988-03-10 | Canon Inc | 情報記録媒体 |
-
1982
- 1982-06-14 JP JP10190682A patent/JPS58219747A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106693A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Integrated circuit |
| JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
| JPS5860561A (ja) * | 1981-10-06 | 1983-04-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS6355783A (ja) * | 1986-08-26 | 1988-03-10 | Canon Inc | 情報記録媒体 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4716452A (en) * | 1984-11-09 | 1987-12-29 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device constructed by polycell technique |
| JPS63132448A (ja) * | 1986-11-21 | 1988-06-04 | Fujitsu Ltd | ゲ−トアレイの自動配線方法 |
| JPH0560666B2 (ja) * | 1986-11-21 | 1993-09-02 | Fujitsu Ltd |
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