JPH0693480B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0693480B2 JPH0693480B2 JP60063450A JP6345085A JPH0693480B2 JP H0693480 B2 JPH0693480 B2 JP H0693480B2 JP 60063450 A JP60063450 A JP 60063450A JP 6345085 A JP6345085 A JP 6345085A JP H0693480 B2 JPH0693480 B2 JP H0693480B2
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- wiring
- layer wiring
- layer
- track
- integrated circuit
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は多層配線を有する半導体集積回路装置の改良に
関する。
関する。
LSIの高集積化に伴い、複雑な機能の論理回路を短期間
で実現する手法としてマスタースライス方式や標準セル
方式が用いられている。マスタースライス方式のLSI
は、予め多数の素子を基板に作り込んでおき、素子間の
配線を設計することにより所望の論理回路を得るもの
で、一般に配線領域の面積，形状は決まっている。標準
セル方式のLSIは、標準セルと称する論理回路要素を多
数列状に配列し、このセル間の配線を行うもので、配線
領域の面積，形状は配線トラックの本数によって変化す
る。これら二つの方式のLSIでは、大規模化が更に進ん
だ場合素子領域相互間の配線本数が多くなり、配線領域
の面積が増大して、チップの集積度を低下させるという
問題があった。
で実現する手法としてマスタースライス方式や標準セル
方式が用いられている。マスタースライス方式のLSI
は、予め多数の素子を基板に作り込んでおき、素子間の
配線を設計することにより所望の論理回路を得るもの
で、一般に配線領域の面積，形状は決まっている。標準
セル方式のLSIは、標準セルと称する論理回路要素を多
数列状に配列し、このセル間の配線を行うもので、配線
領域の面積，形状は配線トラックの本数によって変化す
る。これら二つの方式のLSIでは、大規模化が更に進ん
だ場合素子領域相互間の配線本数が多くなり、配線領域
の面積が増大して、チップの集積度を低下させるという
問題があった。
この様な問題を解決するために、マスタースライス方式
では３層金属配線を用い、標準セル方式では多結晶シリ
コン配線を含む３層配線を用いることが行われている。
では３層金属配線を用い、標準セル方式では多結晶シリ
コン配線を含む３層配線を用いることが行われている。
しかしこの様な多層配線構造を利用した場合、例えば隣
接しない配線層間の接続を行うために余分な配線トラッ
クを必要とし、この結果配線領域の面積縮小が十分に図
られないとか、配線抵抗の増加により信号遅延時間が大
きくなるといった問題があった。
接しない配線層間の接続を行うために余分な配線トラッ
クを必要とし、この結果配線領域の面積縮小が十分に図
られないとか、配線抵抗の増加により信号遅延時間が大
きくなるといった問題があった。
第４図は、第１層配線と第３層配線の重複配線を各々第
２層配線に接続させる従来の３層配線構造の例を示して
いる。第１層配線41は、これと直交する配線トラック上
の第２層配線421と接続位置C1で接続されている。この
第１層配線41と重複する第３層配線43は、第２層配線42
1とは別の配線トラック上にある第２層配線422と接続位
置C2で接続されている。このように第１層配線と第３層
配線の一部が重複し且つ第２層配線と直交する方向に配
設される３層構造では、図のように異なる配線トラック
上の第２層配線421と422を用いることが必要であった。
これは配線トラックを原則通り適用した場合に当然に採
用しなければならない構造であり、このことが配線領域
の縮小を妨げる原因となっていたのである。
２層配線に接続させる従来の３層配線構造の例を示して
いる。第１層配線41は、これと直交する配線トラック上
の第２層配線421と接続位置C1で接続されている。この
第１層配線41と重複する第３層配線43は、第２層配線42
1とは別の配線トラック上にある第２層配線422と接続位
置C2で接続されている。このように第１層配線と第３層
配線の一部が重複し且つ第２層配線と直交する方向に配
設される３層構造では、図のように異なる配線トラック
上の第２層配線421と422を用いることが必要であった。
これは配線トラックを原則通り適用した場合に当然に採
用しなければならない構造であり、このことが配線領域
の縮小を妨げる原因となっていたのである。
本発明は上記した点に鑑みなされたもので、多層配線相
互間の接続を行う場合に配線トラック数の増加を防止
し、且つ配線長の増加を防止してチップ面積の縮小を可
能とした半導体集積回路装置を提供することを目的とす
る。
互間の接続を行う場合に配線トラック数の増加を防止
し、且つ配線長の増加を防止してチップ面積の縮小を可
能とした半導体集積回路装置を提供することを目的とす
る。
本発明は、半導体基板上に複数本のセルアレイが集積形
成され、各セルアレイ間を配線領域として第２層配線が
セルアレイと平行な方向に複数本配設され、第１層配線
及び第３層配線が第２層配線と直交する方向に互いに一
部重複して配設される半導体集積回路装置において、第
３層配線の一部または第２層配線の一部を本来の配線ト
ラックとは直交する方向に配設する。そしてこの本来の
配線トラックとは直交する例外的な配線上で第１層配線
と第２層配線間及び第２層配線と第３層配線間の接続を
行う。
成され、各セルアレイ間を配線領域として第２層配線が
セルアレイと平行な方向に複数本配設され、第１層配線
及び第３層配線が第２層配線と直交する方向に互いに一
部重複して配設される半導体集積回路装置において、第
３層配線の一部または第２層配線の一部を本来の配線ト
ラックとは直交する方向に配設する。そしてこの本来の
配線トラックとは直交する例外的な配線上で第１層配線
と第２層配線間及び第２層配線と第３層配線間の接続を
行う。
本発明によれば、例えば第１層配線と重複する第３層配
線の一部を第２層配線のトラックに沿って折り曲げて配
設し、この折り曲げた配線上即ち一本の第２層配線トラ
ック上で第１層配線と第２層配線間及び第２層配線と第
３層配線間の接続を行うことができる。従って本発明に
よれば、余分な配線トラックを用意する必要がなく、ま
た配線長を短くすることができ、配線領域の面積の縮小
を図って大規模LSIのチップ面積縮小を図ることができ
る。
線の一部を第２層配線のトラックに沿って折り曲げて配
設し、この折り曲げた配線上即ち一本の第２層配線トラ
ック上で第１層配線と第２層配線間及び第２層配線と第
３層配線間の接続を行うことができる。従って本発明に
よれば、余分な配線トラックを用意する必要がなく、ま
た配線長を短くすることができ、配線領域の面積の縮小
を図って大規模LSIのチップ面積縮小を図ることができ
る。
以下本発明の実施例を説明する。
第１図（ａ）（ｂ）一実施例の要部の配線構造を示すも
ので、（ａ）は平面図、（ｂ）はそのＡ−Ａ′位置断面
図である。11は例えばSi基板であり、この上には複数本
のセルアレイ（図示せず）が形成されている。配線領域
には第１層配線12、第２層配線131，132及び第３層配線
14が形成されている。15は層間絶縁膜である。第１層配
線は例えば多結晶シリコン膜配線であり、第２層配線及
び第３層配線はAl等の金属配線である。本来の配線トラ
ックは、第２層配線についてはセルアレイと平行する方
向であり、第１層及び第３層配線については第２層配線
トラックと直交する方向である。図では第１層配線12と
第３層配線14が重複する部分を示している。この実施例
では、第１層配線12を接続位置C1で第２層配線131と接
続し、第３層配線14を本来の配線トラックと直交する方
向，即ち第２層配線トラック方向に沿って折り曲げて、
この折り曲げた部分で第２層配線131と同じ配線トラッ
ク上にある接続位置C2で第２層配線132と第３層配線14
の接続を行っている。
ので、（ａ）は平面図、（ｂ）はそのＡ−Ａ′位置断面
図である。11は例えばSi基板であり、この上には複数本
のセルアレイ（図示せず）が形成されている。配線領域
には第１層配線12、第２層配線131，132及び第３層配線
14が形成されている。15は層間絶縁膜である。第１層配
線は例えば多結晶シリコン膜配線であり、第２層配線及
び第３層配線はAl等の金属配線である。本来の配線トラ
ックは、第２層配線についてはセルアレイと平行する方
向であり、第１層及び第３層配線については第２層配線
トラックと直交する方向である。図では第１層配線12と
第３層配線14が重複する部分を示している。この実施例
では、第１層配線12を接続位置C1で第２層配線131と接
続し、第３層配線14を本来の配線トラックと直交する方
向，即ち第２層配線トラック方向に沿って折り曲げて、
この折り曲げた部分で第２層配線131と同じ配線トラッ
ク上にある接続位置C2で第２層配線132と第３層配線14
の接続を行っている。
第２図は上記のような配線構造を用いた場合の具体的な
論理LSIのレイアウト例を示す。211，212，213は標準セ
ルを配列形成したセルアレイであり,22は機能ブロック
である。第２図では、セルアレイ211と212の間の配線領
域の配線パターン例を示している。即ち、点線で示す23
1，232は第１層配線、実線で示す241，242は第２層配線
であり、配線幅を持たせて示した251，252が第３層配線
である。第２層配線241及び242は同一配線トラック上に
ある。そして第１層配線231は第２層配線241に接続さ
れ、この第１層配線231と重なる第３層配線251は第２層
配線トラック方向に折り曲げて第２層配線242に接続さ
れている。
論理LSIのレイアウト例を示す。211，212，213は標準セ
ルを配列形成したセルアレイであり,22は機能ブロック
である。第２図では、セルアレイ211と212の間の配線領
域の配線パターン例を示している。即ち、点線で示す23
1，232は第１層配線、実線で示す241，242は第２層配線
であり、配線幅を持たせて示した251，252が第３層配線
である。第２層配線241及び242は同一配線トラック上に
ある。そして第１層配線231は第２層配線241に接続さ
れ、この第１層配線231と重なる第３層配線251は第２層
配線トラック方向に折り曲げて第２層配線242に接続さ
れている。
こうして本実施例によれば、第３層配線の一部を配線領
域で本来の配線トラックと直交する方向に曲げることに
より、第２層配線トラックを一本節約することができ
る。従って従来の第４図と比較して明らかなように、配
線領域の面積縮小が可能であり、LSIのチップ面積の縮
小を図ることができる。
域で本来の配線トラックと直交する方向に曲げることに
より、第２層配線トラックを一本節約することができ
る。従って従来の第４図と比較して明らかなように、配
線領域の面積縮小が可能であり、LSIのチップ面積の縮
小を図ることができる。
第３図は別の実施例のレイアウトを示す。第１層配線と
第３層配線を直接接続することができない時は、これを
配線領域で第２層配線を介して接続することが必要にな
る。この場合第１層配線と第３層配線が重複する時に
は、配線領域で二つの第２層配線トラックを利用して第
１層配線−第２層配線(1)−第３層配線(1)−第２層配線
(2)−第３層配線(2)という迂回した接続を行っていた。
本発明ではこの様な場合に第３層配線または第２層配線
の一部を本来のトラックに直交する方向に折り曲げるこ
とにより一本の第２層配線トラックのみで第１層配線と
第３層配線の接続を行うことができる。即ち、第３図の
セルアレイ311については、第１層配線321と第３層配線
341が重複しているが、第３層配線341を配線領域で第２
層配線331のトラックに沿って折りまげて、第１層配線3
21と第２層配線331間及び第３層配線331と第３層配線34
1間を第２層配線331上で接続している。またセルアレイ
312については、本来のトラックとは直交する方向に第
２層配線332を配設して、これを利用して第１配線321と
第３層配線342の接続を行っている。
第３層配線を直接接続することができない時は、これを
配線領域で第２層配線を介して接続することが必要にな
る。この場合第１層配線と第３層配線が重複する時に
は、配線領域で二つの第２層配線トラックを利用して第
１層配線−第２層配線(1)−第３層配線(1)−第２層配線
(2)−第３層配線(2)という迂回した接続を行っていた。
本発明ではこの様な場合に第３層配線または第２層配線
の一部を本来のトラックに直交する方向に折り曲げるこ
とにより一本の第２層配線トラックのみで第１層配線と
第３層配線の接続を行うことができる。即ち、第３図の
セルアレイ311については、第１層配線321と第３層配線
341が重複しているが、第３層配線341を配線領域で第２
層配線331のトラックに沿って折りまげて、第１層配線3
21と第２層配線331間及び第３層配線331と第３層配線34
1間を第２層配線331上で接続している。またセルアレイ
312については、本来のトラックとは直交する方向に第
２層配線332を配設して、これを利用して第１配線321と
第３層配線342の接続を行っている。
この実施例によれば、余分な配線トラック数を必要とし
ないだけでなく、配線長を従来より短くすることができ
る。
ないだけでなく、配線長を従来より短くすることができ
る。
本発明は上記した実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。例えば４層以上の多層配線構造の場合に、隣接す
る３層について上記した実施例と同様の構造とすること
になり、同様の効果が得られる。
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。例えば４層以上の多層配線構造の場合に、隣接す
る３層について上記した実施例と同様の構造とすること
になり、同様の効果が得られる。
第１図（ａ）（ｂ）は本発明の一実施例の配線構造を示
す平面図とそのＡ−Ａ′断面図、第２図は上記実施例の
配線構造を適用した具体的なLSIのレイアウト例を示す
図、第３図は他の実例のに配線構造を示す平面図、第４
図は従来の配線構造を示す平面図である。 11……Si基板、12……第１層配線、131,132……第２層
配線、14……第３層配線、C1,C2……接続位置、211,212
……セルアレイ、22……機能ブロック、231,232……第
１層配線、241,242……第２層配線、251,252……第３層
配線、311,312……セルアレイ、321,322……第１層配
線、331,332……第２層配線、341,342……第３層配線。
す平面図とそのＡ−Ａ′断面図、第２図は上記実施例の
配線構造を適用した具体的なLSIのレイアウト例を示す
図、第３図は他の実例のに配線構造を示す平面図、第４
図は従来の配線構造を示す平面図である。 11……Si基板、12……第１層配線、131,132……第２層
配線、14……第３層配線、C1,C2……接続位置、211,212
……セルアレイ、22……機能ブロック、231,232……第
１層配線、241,242……第２層配線、251,252……第３層
配線、311,312……セルアレイ、321,322……第１層配
線、331,332……第２層配線、341,342……第３層配線。
Claims (1)
- 【請求項１】半導体基板上に形成された複数の配線層の
隣接する３層の配線層で複数本のセルアレイが集積形成
され、各セルアレイ間を配線領域として第２層配線がセ
ルアレイと平行な方向に複数本配設され、第１層配線及
び第３層配線が第２層配線と直交する方向に互いに一部
重複するように配設される半導体集積回路装置におい
て、前記重複する配線の一部を重複する本来の配線のト
ラックに直交する方向に配設するか、または第２層配線
の一部を第２層配線の本来のトラックに直交する方向に
配設し、これら本来の配線トラックと直交する配線上で
第１層配線と第２層配線間及び第２層配線と第３層配線
間の接続を行うようにしたことを特徴とする半導体集積
回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063450A JPH0693480B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体集積回路装置 |
| US06/799,093 US4746965A (en) | 1985-03-29 | 1985-11-18 | Integrated semiconductor circuit device |
| EP85308584A EP0199875B1 (en) | 1985-03-29 | 1985-11-26 | Integrated semiconductor circuit device with multilayer wiring |
| DE8585308584T DE3581632D1 (de) | 1985-03-29 | 1985-11-26 | Integrierte halbleiter-schaltungsvorrichtung mit mehrschichtverdrahtung. |
| KR1019860000383A KR910007900B1 (ko) | 1985-03-29 | 1986-01-22 | 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60063450A JPH0693480B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61224341A JPS61224341A (ja) | 1986-10-06 |
| JPH0693480B2 true JPH0693480B2 (ja) | 1994-11-16 |
Family
ID=13229587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60063450A Expired - Lifetime JPH0693480B2 (ja) | 1985-03-29 | 1985-03-29 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4746965A (ja) |
| EP (1) | EP0199875B1 (ja) |
| JP (1) | JPH0693480B2 (ja) |
| KR (1) | KR910007900B1 (ja) |
| DE (1) | DE3581632D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3641299A1 (de) * | 1986-12-03 | 1988-06-16 | Philips Patentverwaltung | Integrierte halbleiter-schaltung mit mehrlagenverdrahtung |
| KR0130776B1 (ko) * | 1987-09-19 | 1998-04-06 | 미다 가쓰시게 | 반도체 집적회로 장치 |
| JPH0194636A (ja) * | 1987-10-06 | 1989-04-13 | Hitachi Ltd | 半導体装置 |
| US5014110A (en) * | 1988-06-03 | 1991-05-07 | Mitsubishi Denki Kabushiki Kaisha | Wiring structures for semiconductor memory device |
| US5216280A (en) * | 1989-12-02 | 1993-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having pads at periphery of semiconductor chip |
| JP2938955B2 (ja) * | 1990-10-02 | 1999-08-25 | 株式会社日立製作所 | 半導体集積装置の配線方法 |
| US6409318B1 (en) | 2000-11-30 | 2002-06-25 | Hewlett-Packard Company | Firing chamber configuration in fluid ejection devices |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4197555A (en) * | 1975-12-29 | 1980-04-08 | Fujitsu Limited | Semiconductor device |
| JPS5864046A (ja) * | 1981-10-13 | 1983-04-16 | Nec Corp | マスタ−スライス半導体集積回路装置 |
| JPS5879736A (ja) * | 1981-11-05 | 1983-05-13 | Toshiba Corp | 配線構体 |
| US4513307A (en) * | 1982-05-05 | 1985-04-23 | Rockwell International Corporation | CMOS/SOS transistor gate array apparatus |
| JPS58200556A (ja) * | 1982-05-18 | 1983-11-22 | Nec Corp | マスタ−スライス半導体集積回路 |
| GB2122809B (en) * | 1982-06-01 | 1985-10-02 | Standard Telephones Cables Ltd | Integrated circuit interconnection bus structure |
| JPH0691224B2 (ja) * | 1983-01-24 | 1994-11-14 | 株式会社日立製作所 | マスタスライス方式の半導体集積回路装置 |
| JPS607147A (ja) * | 1983-06-24 | 1985-01-14 | Mitsubishi Electric Corp | 半導体装置 |
| EP0154346B1 (en) * | 1984-03-08 | 1991-09-18 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US4656732A (en) * | 1984-09-26 | 1987-04-14 | Texas Instruments Incorporated | Integrated circuit fabrication process |
-
1985
- 1985-03-29 JP JP60063450A patent/JPH0693480B2/ja not_active Expired - Lifetime
- 1985-11-18 US US06/799,093 patent/US4746965A/en not_active Expired - Lifetime
- 1985-11-26 EP EP85308584A patent/EP0199875B1/en not_active Expired - Lifetime
- 1985-11-26 DE DE8585308584T patent/DE3581632D1/de not_active Expired - Lifetime
-
1986
- 1986-01-22 KR KR1019860000383A patent/KR910007900B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0199875A1 (en) | 1986-11-05 |
| EP0199875B1 (en) | 1991-01-30 |
| US4746965A (en) | 1988-05-24 |
| KR860007757A (ko) | 1986-10-17 |
| DE3581632D1 (de) | 1991-03-07 |
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