JPS6333843A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路に係シ、特に集積回路チップ内
の多数のゲートに特定の信号を供給する配線を有する集
積回路に関する。

（従来の技術） たとえばクロック信号に同期して動作するＭＯＳ型（絶
縁ゲート型）の大規模集積回路（ＬＳＩ）においては、
一般にポリシリコンがゲート電極材として使用されてい
る。そして、ｒ一ト間の配線としては、ｙ−トへの入力
線にポリシリコン配線が用いられ、ゲートからの出力線
に金属配線が用いられておシ、多くの供給先を有するク
ロック信号はポリシリコン配線によってグー）Ｋ供給さ
れている。上記金属配線が二層のアルミニウム配線であ
る場合、チップ上のレイアウトとして、ゲートの出力が
第二層目のアルミニウム配線で取り出され、さらに第一
層目のアルミニウム配線を経て次段のｆｆ−）入力の近
くまで伝送されたのちポリシリコン配線を経てゲートに
入力するように構成されている。即ち、たとえば標準セ
ル方式のＬＳＩにおいては、第４図に示すように標準セ
ル列ＢＡ中のあるセルＳのｒ−ト入力端近傍まで第一層
目アルミニウム配線＾１が配線され、このアルミニウム
配線Ａ、と上記セル４Ｉのゲート入力端との間に？リシ
リコン配ＩＩＰが形成されている。

ところで、前記ＭＯＳ型Ｌ８Ｉにおいては１通常、前記
クロック信号は数百側のｒ−）へ供給される。

この場合、クロック信号の配線長は数十關に及ぶ。

また、前述したようにクロック信号の供給先のゲート入
力はポリシリコン配置！ＰＫよって行なわれるので、？
リシリコン配＠ｐの全配線長もかなシのものになる。し
たがって、主としてＩリクリコン配線Ｐの抵抗成分と寄
生容量成分とが原因でクロック信号の遅延が生じ、クロ
ック信号の供給元に対して配線距離の長いクロック供給
先ではクロック信号のスキ１−が生じ、集積回路動作に
誤動作が生じるおそれがあった。このような誤動作に。

クロック信号以外の特定の信号、たとえばリセット信号
をポリシリコン配線によりチップ内の多数のｒ−トに供
給する場合にも同様に生じる。

（発明が解決しようとする問題点） 本発明は、上記したようなチップ内の多数のゲートにポ
リシリコン配線によシ特定の信号を供給することに伴な
り信号遅延によって回路誤動作が生じるという問題点を
解決するためになされたもので、上記特定の信号の遅延
を抑えることができ、回路誤動作を防止し得る半導体集
積回路を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） 本発明の半導体集積回路は、チップ内の多数のｙ−トに
特定の信号を供給するために金属配線のみを用いて配線
するようにしてなることを特徴とするものであ夛、二層
の金属配線と一層のポリシリコン配線とからなる多層配
線を有するチップでは特定の信号を上記二層の金属配線
のみを介して供給し、三層の金属配線と一層のポリシリ
コン配線とからなる多層配線を有するチップでは特定の
信号を第二層目金属配線と第三層目金属配線との二層の
みを介して供給し、あるいは第三層目金属配線のみを介
して供給するようにしたものである。

（作用） 特定の信号は、抵抗成分および容量成分が極めて小さい
金属配線のみを経て供給されるので、特定の信号の供給
元とチップ内の多数の供給先とで特定の信号の位相差が
殆んどなく、特定の信号の遅延に起因する回路誤動作が
生じる余地は殆んどない。

（実施例） 以下、図面を参照して本発明の一実施例を詳゛・細に説
明する。

第１図はＭＯ８凰ＬＳＩ、たとえば標準セル方式ＬＳＩ
のチップ上の一部を取）出してパターンレイアクトの一
例を示しており、ＳＡ・・・はそれぞれ多数の標準セル
Ｓ・・・が配列された標準セル列であシ、任意の標準セ
ル列８Ａにおける任意の標準セルＳに対してクロック信
号とかリセット信号のような特定の信号（本例ではクロ
ック信号）がクロック供給先（クロック発生源とかり、
８１チツグのクロック人力パッド）から供給されている
。この場合、上記ＬＳＩチップは二層の金属配線（通常
はアルミニウム配線）と一層のぼりシリコン配線とから
なる多層配線を有しておシ、標準セル列ＳＡ相互間に対
応するチャネル領域ＣＨにおけるセル配列方向のクロッ
ク信号配線として、第一層目の金属配線ＡＩが形成され
ておシ、セル配列方向に直交する方向に標準セル列ＳＡ
上を横切るクロック信号配線、およびこれと同方向のゲ
ート入力用クロック信号配線としては第二層目の金属配
線Ａ２が形成されている。そして、上記二層の金属配線
ＡＩ＋Ａ重相互重相互層−ホールによるコンタクト部。

第二層目の金属配線Ａ２とセルＳのゲート入力とのコン
タクト部を図示Ｘ印で示している。なお、前記特定信号
以外の通常の信号のゲート入力のためのポリシリコン配
線とかゲート出力、電源配線などのための金属配線は図
示を省略している。

上記ＬＳＩチップによれば、チップ内の多数のゲートに
対するクロック信号の供給は、抵抗成分および容量成分
の少ない二層の金属配線Ａ、、Ａ。

のみを経て行なわれるので、クロック供給元とチップ内
の多数のクロック供給先とでクロック信号の位相差が殆
んどなく、クロック信号の遅延によるスキューは生じな
い。

なお、本発明は上記実施例に限らず、第２図あるいは第
３図に示すように変形実施が可能である。

即ち、第２図に示す標準セル方式ＬＳＩチップは三層の
金属配線と一層のポリシリコン配線とからなる多層配線
を有しておシ、セル配列方向に直交する方向に標準セル
列ＳＡ上を横切るクロック信号配線、およびこれと同方
向のｒ−ト入力用クロック信号配線として第二層目の金
属配線Ａ−が形成されており、チャネル領域Ｃ）Ｉにお
けるセル配列方向のクロック信号配線としてクロック信
号配縁専用のために形成されている（他の信号のために
は用いられない）第三層目の金属配線Ａ３が使用されて
いる。そして、上記第二層目の金属配線Ａ２と第三層目
の金属配線Ａ３とはスルーホールによシコンタクト（Ｘ
印）がとられている。なお、Ｓ・・・は前記実施例と同
様に標準セル列ＳＡ・・・を構成する標準セルである。

上記ＬＳＩチップによれば、前記第１図の実施例と同様
の効果が得られるほか、第一層目の金属配線の一部をク
ロック信号配線のために使用する必要がなくなシ、その
分だけその他の信号の配線のために使用することが可能
となり、配線領域の縮小ひいてはチップサイズの小型化
を図ることが可能になる。また、第三層目の金属配線Ａ
３はクロック信号配線専用であり、クロック信号配線の
レイアウトの自由度が増し、クロック信号配線長を従来
の数十ｎに比べてより短かくするように設計することが
でき、クロック信号のスキー−を防止する上で一層有効
である。

また、第３図に示す標準セル方式ＬＳＩチップにおいて
は、第２図を前述したＬＳＩチップに比べて、クロック
信号配線をクロック信号配線専用とした第三層目の金属
配線Ａ３のみを用いて構成した点が異なシ、その他は同
じである。図示Ｘ印は、第三層目の金属配線Ａ３とセル
Ｓのｙ−ト入力端とのコンタクト部である。このＬＳＩ
チップによれば、第一層目の金属配線および第二層目の
金属配線はそれぞれクロック信号配線が含まれないので
、それぞれの配線層における配線の自由度が増し、配線
領域の縮小ひいてはチップサイズの小型化を図ることが
できる。また、第三層目の金属配線Ａ３のみを使用して
クロック信号をチップ内の多数のゲート入力端へ最短配
線距離となるように自由に配線することができ、クロッ
ク供給元からクロック供給先までの最大クロック信号配
線長を短縮してクロック信号のスキニーの防止効果を高
めることができる。

また、上記各実施例は標準セル方式ＬＳＩを示したが、
ｒ−）プレイ方式ＬＳＩにも上記各実施例と同様に適用
可能であシ、その他の半導体集積回路にも本発明を適用
することができる。

［発明の効果］ 上述したように本発明の半導体集積回路によれば、チッ
プ内の多数のｅ−）にクロック信号、リセット信号等の
特定の信号を供給するために金属配線のみを用いるよう
にしたので、上記信号の遅延を抑えることができ、クロ
ック信号等のスキューによる回路誤動作を防止すること
ができる。

また、上記特定の信号を配線するだめの金属配線の層を
特定の信号配線専用とすれば、特定の信号配線の自由度
および特定の信号配線以外の配線の自由度が増し、信号
配線長の短縮化による回路動作速度の高速化とか信号配
線領域の縮小化によるチップサイズの小型化を実現でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係る標準セル方式ＬＳＩの
チップ上の一部を取り出してパターンレイアウトの一例
を示す図、第２図および第３図にそれぞれ同じく他の実
施例に係る／’Ｐターンレイアウトを示す図、第４図は
従来の標準セル方式ＬＳＩのチップ上の一部を取シ出し
てパターンレイアウトの一例を示す図である。 Ｓ・・・標準セル、ＳＡ・・・標準セル列、Ａ１・・・
第一層目の金属配線、Ａ２・・・第二層目の金属配線、
Ａ３・・・第三層目の金属配線。 出願人代理人　　弁理士　鈴　江　武　套筒１図 第２図

Claims (4)

【特許請求の範囲】
1. （１）半導体集積回路チップ内の多数のゲートに特定の
   信号を供給するための配線として金属配線のみを使用し
   てなることを特徴とする半導体集積回路。
2. （２）前記チップは二層の金属配線と一層のポリシリコ
   ン配線とからなる多層配線を有し、前記特定の信号の供
   給元から多数の供給先への信号供給を前記二層の金属配
   線のみによって行なうことを特徴とする前記特許請求の
   範囲第１項記載の半導体集積回路。
3. （３）前記チップは三層の金属配線と一層のポリシリコ
   ン配線とからなる多層配線を有し、前記特定の信号の供
   給元から多数の供給先への信号供給を第二層目の金属配
   線および第三層目の金属配線の二層のみによって行なう
   ことを特徴とする前記特許請求の範囲第１項記載の半導
   体集積回路。
4. （４）前記チップは三層の金属配線と一層のポリシリコ
   ン配線とからなる多層配線を有し、前記特定の信号の供
   給元から多数の供給先への信号供給を第三層目の金属配
   線のみによって行なうことを特徴とする前記特許請求の
   範囲第１項記載の半導体集積回路。