JPS63199444A - 標準セル方式半導体装置 - Google Patents
標準セル方式半導体装置Info
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- JPS63199444A JPS63199444A JP62032902A JP3290287A JPS63199444A JP S63199444 A JPS63199444 A JP S63199444A JP 62032902 A JP62032902 A JP 62032902A JP 3290287 A JP3290287 A JP 3290287A JP S63199444 A JPS63199444 A JP S63199444A
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- 238000000034 method Methods 0.000 abstract description 3
- 238000013341 scale-up Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
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- H01—ELECTRIC ELEMENTS
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/05554—Shape in top view being square
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は標準セル方式半導体装置、特にその入出力セル
の電源用配線部に関するものである。
の電源用配線部に関するものである。
（従来の技術〉
従来、このような分野の技術としては、第２図及び第３
図に示すようなものがあった。
図に示すようなものがあった。
第２図は従来の標準セル方式半導体装置の入出力セルと
電源供給用配線パターンの配置を示す構成図であり、第
３図は従来の他の標準セル方式半導体装置の構成図であ
る。この標準セル方式半導体装置は、用意された多数の
標準セルを使用者の必要に応じて適宜組合わせて使用す
る汎用性の高い半導体装置である。ここで標準セルとは
、例えば標準化されて汎用性のあるメモリ（ＲＡＭ、Ｒ
ＯＭ ） 、ＣＰＵ等の半導体集積回路を言い、これら
の標準セルを複数個組合せてマイクロコンピュータ等の
ような標準セル群が構成されるものである。
電源供給用配線パターンの配置を示す構成図であり、第
３図は従来の他の標準セル方式半導体装置の構成図であ
る。この標準セル方式半導体装置は、用意された多数の
標準セルを使用者の必要に応じて適宜組合わせて使用す
る汎用性の高い半導体装置である。ここで標準セルとは
、例えば標準化されて汎用性のあるメモリ（ＲＡＭ、Ｒ
ＯＭ ） 、ＣＰＵ等の半導体集積回路を言い、これら
の標準セルを複数個組合せてマイクロコンピュータ等の
ような標準セル群が構成されるものである。
第２図において、標準セル方式半導体装置の四辺形を成
すチップ１上の各辺に沿った周辺部には、信号入出力用
の複数の入出力セル２が並設されている。この各辺の中
央部付近の入出力セル２に挾まれな箇所には、それぞれ
の対向位置に電源電圧（ＶＤＤ）供給用のＶＤＤバッド
３とグランド側電源電圧（ＶＳＳ）用のｖＳＳパッド４
が形成されている。前記各入出力セル２には、該入出力
セル２にＶＤＤパッド３及びｖＳＳパッド４からの電源
を供給する電源入力用配線部として、それぞれＶＤＤ配
線部５とｖＳＳ配線部６が形成されており、これらは隣
接する入出力セル２のＶＤＤ配線部５とｖＳＳ配線部６
にそれぞれ接続されている。また、チップ１の四隅等の
入出力セル２が分離する箇所では、ＶＤＤ配線部５とＶ
ＳＳ配線部６は、チップ１上に形成された接続パターン
５−１ 、６−１によってそれぞれ接続されている。さ
らに、入出力セル２に囲まれたチップゴー上には、集積
回路により構成され半導体装置の動作部分である標準セ
ル群７に電源を供給するＶＤＤパターン８とＶＳＳパタ
ーン９が形成されている。
すチップ１上の各辺に沿った周辺部には、信号入出力用
の複数の入出力セル２が並設されている。この各辺の中
央部付近の入出力セル２に挾まれな箇所には、それぞれ
の対向位置に電源電圧（ＶＤＤ）供給用のＶＤＤバッド
３とグランド側電源電圧（ＶＳＳ）用のｖＳＳパッド４
が形成されている。前記各入出力セル２には、該入出力
セル２にＶＤＤパッド３及びｖＳＳパッド４からの電源
を供給する電源入力用配線部として、それぞれＶＤＤ配
線部５とｖＳＳ配線部６が形成されており、これらは隣
接する入出力セル２のＶＤＤ配線部５とｖＳＳ配線部６
にそれぞれ接続されている。また、チップ１の四隅等の
入出力セル２が分離する箇所では、ＶＤＤ配線部５とＶ
ＳＳ配線部６は、チップ１上に形成された接続パターン
５−１ 、６−１によってそれぞれ接続されている。さ
らに、入出力セル２に囲まれたチップゴー上には、集積
回路により構成され半導体装置の動作部分である標準セ
ル群７に電源を供給するＶＤＤパターン８とＶＳＳパタ
ーン９が形成されている。
前記ＶＤＤパット３と入出力セル２のＶＤＤ配線部５及
びＶＤＤパターン８は、これらの上部に形成された接続
パターン１０によりオーミック接続されており、ＶＤＤ
パターン８と標準セル群７は接続パターン１１により接
続されている。また、前記ＶＳＳパッド４と入出力セル
２のｖＳＳ配線部６及びＶＳＳパターン９は、接続パタ
ーン１２によりオーミック接続されており、シＳＳパタ
ーン９は接続パターン１３により標準セル群７に接続さ
れている。
びＶＤＤパターン８は、これらの上部に形成された接続
パターン１０によりオーミック接続されており、ＶＤＤ
パターン８と標準セル群７は接続パターン１１により接
続されている。また、前記ＶＳＳパッド４と入出力セル
２のｖＳＳ配線部６及びＶＳＳパターン９は、接続パタ
ーン１２によりオーミック接続されており、シＳＳパタ
ーン９は接続パターン１３により標準セル群７に接続さ
れている。
第３図の標準セル方式半導体装置は、電源供給用のＶＤ
Ｄパッド１４とｖＳＳパッド１５をチップ１の四隅に形
成したもので、ＶＤＤパッド１４とＶＤＤ配線部５、Ｖ
ＤＤパターン８は、これらの上部に斜めに配設された接
続パターン１６により接続されており、ｖＳＳハツト１
５とＶＳＳ配線部６、ｖＳＳＳＳ−ン９は、接続パター
ン１７により接続されている。これらのＶＤＤパッド１
４とｖＳＳパッド１５は、外部電源側との接続の便宜上
、四隅に形成されたものである。
Ｄパッド１４とｖＳＳパッド１５をチップ１の四隅に形
成したもので、ＶＤＤパッド１４とＶＤＤ配線部５、Ｖ
ＤＤパターン８は、これらの上部に斜めに配設された接
続パターン１６により接続されており、ｖＳＳハツト１
５とＶＳＳ配線部６、ｖＳＳＳＳ−ン９は、接続パター
ン１７により接続されている。これらのＶＤＤパッド１
４とｖＳＳパッド１５は、外部電源側との接続の便宜上
、四隅に形成されたものである。
上記第２図及び第３図の標準セル方式半導体装置におい
ては、ＶＤＤパッド３，１４及びｖＳＳパッド４．１５
から標準セル群７への電源供給は、各パターンを介して
行なわれており、入出力セル２は標準セル群７への電源
供給に対し直接の関与はしていない。また、第２図及び
第３図において、接続パターン１０．１２．１６．１７
が配設される箇所には、人出力セル２間に間隙部が設け
られ、配設スペースが形成されている。これは、入出力
セル２上に形成された端子部と接続パターン１０．１２
．１６．１７の短絡防止上、両者が重ならないようにす
るためのものである。
ては、ＶＤＤパッド３，１４及びｖＳＳパッド４．１５
から標準セル群７への電源供給は、各パターンを介して
行なわれており、入出力セル２は標準セル群７への電源
供給に対し直接の関与はしていない。また、第２図及び
第３図において、接続パターン１０．１２．１６．１７
が配設される箇所には、人出力セル２間に間隙部が設け
られ、配設スペースが形成されている。これは、入出力
セル２上に形成された端子部と接続パターン１０．１２
．１６．１７の短絡防止上、両者が重ならないようにす
るためのものである。
（発明が解決しようとする問題点）
しかしながら、上記構成の標準セル方式半導体装置にお
いては、入出力セル２の配列間に標準セル群７への電源
供給用スペースを設けなければならず、半導体装置の小
型化が図れないという問題があった。
いては、入出力セル２の配列間に標準セル群７への電源
供給用スペースを設けなければならず、半導体装置の小
型化が図れないという問題があった。
即ち、第２図においては、入出力セル２配列の中央部に
接続パターン１０．１２用の配設スペースを設けなけれ
ばならず、その分チップサイズが大きくなってしまう。
接続パターン１０．１２用の配設スペースを設けなけれ
ばならず、その分チップサイズが大きくなってしまう。
また、第３図のようにＶＤＤパッド１４及びｖＳＳパッ
ド１５をチップ１の四隅に配置した場合でも、接続パタ
ーン１６．１７の配設スペース。
ド１５をチップ１の四隅に配置した場合でも、接続パタ
ーン１６．１７の配設スペース。
分だけチップサイズが大きくなってしまう。さらに、標
準セル群７を多数必要とする標準セル方式半導体装置の
場合、多数の標準セル群７との接続の関係上、及び電源
電流の分配を均等に行なう関係上、多数の接続パターン
１０．１２．１６．１７が必要となり、そのなめには新
たな接続パターンを設けなければならず、チップサイズ
がさらに大きくなってしまうという問題があった。
準セル群７を多数必要とする標準セル方式半導体装置の
場合、多数の標準セル群７との接続の関係上、及び電源
電流の分配を均等に行なう関係上、多数の接続パターン
１０．１２．１６．１７が必要となり、そのなめには新
たな接続パターンを設けなければならず、チップサイズ
がさらに大きくなってしまうという問題があった。
本発明は、前記従来技術がもっていた問題点として、電
源供給スペースのためにチップサイズが大きくなってし
まい、半導体装置の小型化が難しい点について解決した
標準セル方式半導体装置を提供するものである。
源供給スペースのためにチップサイズが大きくなってし
まい、半導体装置の小型化が難しい点について解決した
標準セル方式半導体装置を提供するものである。
（問題点を解決するための手段）
本発明は、前記問題点を解決するなめに、チッ゛プ上に
配設され電源入力用配線部を有する複数の信号用入出力
セルと、前記チップ上に配設され前記入出力セルと接続
された複数の標準セル群と、前記チップ上に形成され前
記電源入力用配線部及び前記標準セル群に電源を供給す
る電源供給用配線パターンとを備えた標準セル方式半導
体装置において、前記標準セル群へ電源を供給する電源
供給用配線部を前記電源入力用配線部と接続して前記入
出力セルに設けたものである。
配設され電源入力用配線部を有する複数の信号用入出力
セルと、前記チップ上に配設され前記入出力セルと接続
された複数の標準セル群と、前記チップ上に形成され前
記電源入力用配線部及び前記標準セル群に電源を供給す
る電源供給用配線パターンとを備えた標準セル方式半導
体装置において、前記標準セル群へ電源を供給する電源
供給用配線部を前記電源入力用配線部と接続して前記入
出力セルに設けたものである。
（作用）
本発明によれば、以上のように標準セル方式半導体装置
を構成しなので、入出力セルに電源入力用配線部と接続
して設けられた電源供給用配線部は、電源入力用配線部
への電源入力を標準セル群に供給し、入出力セル間に形
成される標準セル群への電源供給用の接続パターンを不
要とする働きをする。この俄きにより、入出力セル間に
前記接続パターンの配設スペースを設ける必要がなくな
り、その分チップサイズは縮小される。
を構成しなので、入出力セルに電源入力用配線部と接続
して設けられた電源供給用配線部は、電源入力用配線部
への電源入力を標準セル群に供給し、入出力セル間に形
成される標準セル群への電源供給用の接続パターンを不
要とする働きをする。この俄きにより、入出力セル間に
前記接続パターンの配設スペースを設ける必要がなくな
り、その分チップサイズは縮小される。
また、各入出力セルに設けられた電源供給用配線部は、
多数箇所からの標準セル群への電源供給を可能とする働
きをする。これにより、多数の標準セル群を必要とする
標準セル方式半導体装置においても、新たに接続パター
ンの配設スペースを形成することが不要となり、その分
チップサイズの増大が抑制される。
多数箇所からの標準セル群への電源供給を可能とする働
きをする。これにより、多数の標準セル群を必要とする
標準セル方式半導体装置においても、新たに接続パター
ンの配設スペースを形成することが不要となり、その分
チップサイズの増大が抑制される。
したがって、前記問題点を除去することができる。
（実施例）
第１図は本発明の実施例を示す標準セル方式半導体装置
の入出力セルにおける電源用配線部の構成図であり、第
４図は第１図の電源用配線部を有する入出力セルを備え
た標準セル方式半導体装置の構成図である。第１−図、
第４図共に、チップ上第１層目に形成される第１の配線
層にはハツチングを施し、その上に形成される第２の配
線層は白抜きで示しである。
の入出力セルにおける電源用配線部の構成図であり、第
４図は第１図の電源用配線部を有する入出力セルを備え
た標準セル方式半導体装置の構成図である。第１−図、
第４図共に、チップ上第１層目に形成される第１の配線
層にはハツチングを施し、その上に形成される第２の配
線層は白抜きで示しである。
第１図において、信号入出力用の入出力セル２１は、電
源入力用配線部としてそれぞれ電源電圧（ＶＤＤ）とグ
ランド側電源電圧（ＶＳＳ）を入力するＶＤＤ配線部２
２及びｖＳＳ配線部２３を有している。このＶＤＤ配線
部２２とｖＳＳ配線部２３上には、絶縁膜を介して電源
供給用配線部として２つのＶＤＤ接続パターン２４が形
成されており、このＶＤＤ接続パターン２４下部の入出
力セル２１内方端部には、第１−の配線層としてＶＤＤ
接続部２５が設けられている。また、ｖＳＳ配線部２３
には、電源供給用配線部として２つのｖＳＳ接続パター
ン２６が形成されており、このｖＳＳ接続パターン２６
上の入出力セル２１内方端部にはｖＳＳ接続部２７が設
けられている。
源入力用配線部としてそれぞれ電源電圧（ＶＤＤ）とグ
ランド側電源電圧（ＶＳＳ）を入力するＶＤＤ配線部２
２及びｖＳＳ配線部２３を有している。このＶＤＤ配線
部２２とｖＳＳ配線部２３上には、絶縁膜を介して電源
供給用配線部として２つのＶＤＤ接続パターン２４が形
成されており、このＶＤＤ接続パターン２４下部の入出
力セル２１内方端部には、第１−の配線層としてＶＤＤ
接続部２５が設けられている。また、ｖＳＳ配線部２３
には、電源供給用配線部として２つのｖＳＳ接続パター
ン２６が形成されており、このｖＳＳ接続パターン２６
上の入出力セル２１内方端部にはｖＳＳ接続部２７が設
けられている。
前記ＶＤＤ接続パターン２４は、ＶＤ［）配線部２２と
ＶＤＤ接続部２５にそれぞれスルーホール２８とスルー
ホール２９によりオーミック接続されている。また、前
記ｖＳＳ接続パターン２６は、スルーホール３０により
ＶＳＳ接続部２７にオーミック接続されている。なお、
ＶＤＤ配線部２２、ＶＤＤ接続接続−ターン２４ＶＤＤ
接続部２５ト、ｖＳＳ配線部２３、ＶＳＳＳＳ接続−タ
ーン２６ｖＳＳ接続部２７とは、互いに絶縁された状態
にある。
ＶＤＤ接続部２５にそれぞれスルーホール２８とスルー
ホール２９によりオーミック接続されている。また、前
記ｖＳＳ接続パターン２６は、スルーホール３０により
ＶＳＳ接続部２７にオーミック接続されている。なお、
ＶＤＤ配線部２２、ＶＤＤ接続接続−ターン２４ＶＤＤ
接続部２５ト、ｖＳＳ配線部２３、ＶＳＳＳＳ接続−タ
ーン２６ｖＳＳ接続部２７とは、互いに絶縁された状態
にある。
上記の入出力セル２１の電源入力用配線部と電源供給用
配線部は、第４図に示すようにチップ３１上で接続され
ている。
配線部は、第４図に示すようにチップ３１上で接続され
ている。
第４図において、四辺形のチップ３１上の周辺部に複数
の前記入出力セル２１が配列、形成されており、チップ
３１上の端部４箇所には電源供給用のＶＤＤパッド３２
とｖＳＳパッド３３が形成されている。
の前記入出力セル２１が配列、形成されており、チップ
３１上の端部４箇所には電源供給用のＶＤＤパッド３２
とｖＳＳパッド３３が形成されている。
−つ 〜
また、第１図のＶＤＤ配線部２２は隣接する入出力セル
２１により互いに接続されると共に、チップ３１上の４
端部においては、接続パターン２２−１により互いに接
続されている。同様にｖＳＳ配線部２３も接続パターン
２３−１により接続されている。さらに、ｖＳＳ配線部
２３の内側には、半導体装置の動作部分である標準セル
群３４へ電源を供給するＶＤＤパターン３５．３６とｖ
ＳＳＳＳ−ン３７．３８が、枠状に形成されている。こ
れらのうち、ＶＤＤパターン３５とｖＳＳパターン３７
は第１の配線層として形成され、ＶＤＤパターン３６と
ｖＳＳパターン３８は第２の配線層として形成されてい
る 前記ＶＤＤパッド３２は、第２の配線層のＶＤＤ接続パ
ターン３９によって接続パターン２２−１を経てＶＤＤ
配線部２２に接続され、このＶＤＤ配線部２２はＶＤＤ
接続パターン２４によりＶＤＤパターン３５．３６に接
続されている。即ち、第１の配線層のＶＤＤパターン３
５に接続される第２の配線層のＶＤＤ接続パターン２４
は、それが延設されてＶＤＤパターン３５に接続され、
第２の配線層のＶＤＤパターン３６に接続されるＶＤＤ
接続パターン２４は、ＶＤＤ接続部２５が延設された第
２の配線層を介してＶＤＤパターン３６に接続されてい
る。
２１により互いに接続されると共に、チップ３１上の４
端部においては、接続パターン２２−１により互いに接
続されている。同様にｖＳＳ配線部２３も接続パターン
２３−１により接続されている。さらに、ｖＳＳ配線部
２３の内側には、半導体装置の動作部分である標準セル
群３４へ電源を供給するＶＤＤパターン３５．３６とｖ
ＳＳＳＳ−ン３７．３８が、枠状に形成されている。こ
れらのうち、ＶＤＤパターン３５とｖＳＳパターン３７
は第１の配線層として形成され、ＶＤＤパターン３６と
ｖＳＳパターン３８は第２の配線層として形成されてい
る 前記ＶＤＤパッド３２は、第２の配線層のＶＤＤ接続パ
ターン３９によって接続パターン２２−１を経てＶＤＤ
配線部２２に接続され、このＶＤＤ配線部２２はＶＤＤ
接続パターン２４によりＶＤＤパターン３５．３６に接
続されている。即ち、第１の配線層のＶＤＤパターン３
５に接続される第２の配線層のＶＤＤ接続パターン２４
は、それが延設されてＶＤＤパターン３５に接続され、
第２の配線層のＶＤＤパターン３６に接続されるＶＤＤ
接続パターン２４は、ＶＤＤ接続部２５が延設された第
２の配線層を介してＶＤＤパターン３６に接続されてい
る。
前記ｖＳＳパッド３３は、第２の配線層のｖＳＳ接続パ
ターン４０により接続パターン２３−１を介してＶＳＳ
配線部２３に接続され、このｖＳＳ配線部２３はｖＳＳ
接続パターン２６によりｖＳＳパターン３７．３８に接
続されている。即ち、第２の配線層のｖＳＳパターン３
８に接続されるｖＳＳ接続パターン２６は、それが延設
されてｖＳＳパターン３８に接続され、第１の配線層の
ｖＳＳパターン３７に接続されるｖＳＳ接続パターン２
６は、ｖＳＳ接続部２７が延設された第２の配線層を介
してｖＳＳパターン３７に接続されている。なお、前記
ＶＯ［）接続パターン２４とνＤＩ）パターン３５．３
６及びシＳＳ接続パターン２６とｖＳＳパターン３７．
３８の接続は、例えば第４図に示すように設定された必
要箇所について行なえばよく、すべてのＶＤＤ接続パタ
ーン２４、ｖＳＳ接続パターン２６について接続を行な
う必要はない。
ターン４０により接続パターン２３−１を介してＶＳＳ
配線部２３に接続され、このｖＳＳ配線部２３はｖＳＳ
接続パターン２６によりｖＳＳパターン３７．３８に接
続されている。即ち、第２の配線層のｖＳＳパターン３
８に接続されるｖＳＳ接続パターン２６は、それが延設
されてｖＳＳパターン３８に接続され、第１の配線層の
ｖＳＳパターン３７に接続されるｖＳＳ接続パターン２
６は、ｖＳＳ接続部２７が延設された第２の配線層を介
してｖＳＳパターン３７に接続されている。なお、前記
ＶＯ［）接続パターン２４とνＤＩ）パターン３５．３
６及びシＳＳ接続パターン２６とｖＳＳパターン３７．
３８の接続は、例えば第４図に示すように設定された必
要箇所について行なえばよく、すべてのＶＤＤ接続パタ
ーン２４、ｖＳＳ接続パターン２６について接続を行な
う必要はない。
上記のようにＶＤＤパッド３２とｖＳＳパッド３３にそ
れぞれ接続された第１−の配線層のＶｌ）ｌ）パターン
３５とｖＳＳパターン３７は、それぞれ第２の配線層の
Ｖ［ｌ［）接続パターン４１及びｖＳＳ接続パターン４
２により標準セル群３４に接続されている。
れぞれ接続された第１−の配線層のＶｌ）ｌ）パターン
３５とｖＳＳパターン３７は、それぞれ第２の配線層の
Ｖ［ｌ［）接続パターン４１及びｖＳＳ接続パターン４
２により標準セル群３４に接続されている。
以上のような接続関係によりＶＤＤ 、 ＶＳＳの各電
源電圧が標準セル群３４へ供給される本実施例において
は、次のような利点を有する。
源電圧が標準セル群３４へ供給される本実施例において
は、次のような利点を有する。
（１）入出力セル２１のＶＤＤ接続パターン２４及びＶ
ＳＳ接続パターン２６から標準セル群３４へ電源を供給
できるので、入出力セル２１間にＶＤＤ接続パターン３
９とｖＳＳ接続パターン４０用の配設スペースを特別に
設ける必要はない。それ故、チップサイズを縮小し、標
準セル方式半導体装置の小型化を図ることができる。
ＳＳ接続パターン２６から標準セル群３４へ電源を供給
できるので、入出力セル２１間にＶＤＤ接続パターン３
９とｖＳＳ接続パターン４０用の配設スペースを特別に
設ける必要はない。それ故、チップサイズを縮小し、標
準セル方式半導体装置の小型化を図ることができる。
（２）入出力セル２１のＶＤＤ接続パターン２４とＶＤ
Ｄパターン３５．３６の接続及びｖＳＳ接続パターン２
６とｖＳＳパターン３７．３８の接続は、必要に応じて
多数箇所で行なうことができる。それ故、電源側から標
準セル群３４側への接続が多数箇所において必要な標準
セル方式半導体装置であっても、入出力セル２１間に新
たにＶＤＤ接続パターン３９やｖＳＳ接続パターン４０
の配設スペースを必要としないので、チップサイズの増
大を防止できる。
Ｄパターン３５．３６の接続及びｖＳＳ接続パターン２
６とｖＳＳパターン３７．３８の接続は、必要に応じて
多数箇所で行なうことができる。それ故、電源側から標
準セル群３４側への接続が多数箇所において必要な標準
セル方式半導体装置であっても、入出力セル２１間に新
たにＶＤＤ接続パターン３９やｖＳＳ接続パターン４０
の配設スペースを必要としないので、チップサイズの増
大を防止できる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能であり、例えば次のような変形例が挙げられる。
が可能であり、例えば次のような変形例が挙げられる。
（イ） 本実施例においては、各入出力セル２１に形成
されるシＤＤ接続パターン２４及びｖＳＳ接続パターン
２６の数をそれぞれ２個としたが、これに限定されない
。必要に応じて、それぞれ１個づつ形成してもよいし、
３個以上形成することもできる。
されるシＤＤ接続パターン２４及びｖＳＳ接続パターン
２６の数をそれぞれ２個としたが、これに限定されない
。必要に応じて、それぞれ１個づつ形成してもよいし、
３個以上形成することもできる。
（ロ） シＤＤ接続パターン２４とＶＤＤ パターン
３５゜３６の接続、及びＶＳＳ接続パターン２６とＶＳ
Ｓパターン３７．３８の接続の接続箇所や接続個数等は
、図示のものに限定されない。必要に応じて、前記接続
箇所や接続個数等は自由に設定することができる。
３５゜３６の接続、及びＶＳＳ接続パターン２６とＶＳ
Ｓパターン３７．３８の接続の接続箇所や接続個数等は
、図示のものに限定されない。必要に応じて、前記接続
箇所や接続個数等は自由に設定することができる。
（ハ） 図示の構成、形状及び接続方法に限定されない
。例えば、入出力セル２１や標準セル群３４等の個数は
何個でもよい。また、第１層目及び第２層目の配線順序
を変えることにより、各バタニンや各接続パターン等の
接続方法を変えたり、その構成や形状を変えることも可
能である。
。例えば、入出力セル２１や標準セル群３４等の個数は
何個でもよい。また、第１層目及び第２層目の配線順序
を変えることにより、各バタニンや各接続パターン等の
接続方法を変えたり、その構成や形状を変えることも可
能である。
（発明の効果）
以上詳細に説明したように本発明によれば、入出力セル
に標準セル群へ電源を供給する電源供給用配線部を設け
たので、入出力セル間に接続パターンの配設スペースを
設ける必要はなく、その分チップサイズを縮小すること
ができる。また、各入出力セルに設けられた電源供給用
配線部により、多数箇所から標準セル群へ電源を供給で
きるので、多数の標準セル群を有する標準セル方式半導
体装置においても新たに入出力セル間に配設スペースを
形成する必要はなく、その分チップサイズの増大を抑制
できるという効果がある。
に標準セル群へ電源を供給する電源供給用配線部を設け
たので、入出力セル間に接続パターンの配設スペースを
設ける必要はなく、その分チップサイズを縮小すること
ができる。また、各入出力セルに設けられた電源供給用
配線部により、多数箇所から標準セル群へ電源を供給で
きるので、多数の標準セル群を有する標準セル方式半導
体装置においても新たに入出力セル間に配設スペースを
形成する必要はなく、その分チップサイズの増大を抑制
できるという効果がある。
第１図は本発明の実施例を示す標準セル方式半導体装置
の入出力セルにおける電源用配線部の構成図、第２図は
従来の標準セル方式半導体装置の構成図、第３図は従来
の他の標準セル方式半導体装置の構成図、第４図は第１
図の入出力セルを有する標準セル方式半導体装置の構成
図である。 ２１・・・・・・入出力セル、２２・・・・・・ＶＤＤ
配線部、２３・・・・・・ＶＳＳ配線部、２４．３９．
４ｌ−−ＶＤＤ 接続）＜夕：／、２５・・・・・・Ｖ
［）Ｄ接続部、２６．４０．４２・・・・・・ｖＳＳ接
続パターン、２７・・・・・・ｖＳＳ接続部、２８．２
９．３０・・・・・・スルーホール、３１・・・・・・
チップ、３２・・・・・・ＶＤＤパッド、３３・・・・
・・ｖＳＳパッド、３４・・・・・・標準セル群、３５
．３６・・・・・・ＶＤＤ バター７．３７．３８−−
−−−−ＶＳＳＳダハン。
の入出力セルにおける電源用配線部の構成図、第２図は
従来の標準セル方式半導体装置の構成図、第３図は従来
の他の標準セル方式半導体装置の構成図、第４図は第１
図の入出力セルを有する標準セル方式半導体装置の構成
図である。 ２１・・・・・・入出力セル、２２・・・・・・ＶＤＤ
配線部、２３・・・・・・ＶＳＳ配線部、２４．３９．
４ｌ−−ＶＤＤ 接続）＜夕：／、２５・・・・・・Ｖ
［）Ｄ接続部、２６．４０．４２・・・・・・ｖＳＳ接
続パターン、２７・・・・・・ｖＳＳ接続部、２８．２
９．３０・・・・・・スルーホール、３１・・・・・・
チップ、３２・・・・・・ＶＤＤパッド、３３・・・・
・・ｖＳＳパッド、３４・・・・・・標準セル群、３５
．３６・・・・・・ＶＤＤ バター７．３７．３８−−
−−−−ＶＳＳＳダハン。
Claims (1)
- 【特許請求の範囲】 チップ上に配設され電源入力用配線部を有する複数の信
号用入出力セルと、前記チップ上に配設され前記入出力
セルと接続された複数の標準セル群と、前記チップ上に
形成され前記電源入力用配線部及び前記標準セル群に電
源を供給する電源供給用配線パターンとを備えた基準セ
ル方式半導体装置において、 前記標準セル群へ電源を供給する電源供給用配線部を前
記電源入力用配線部と接続して前記入出力セルに設けた
ことを特徴とする標準セル方式半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032902A JPS63199444A (ja) | 1987-02-16 | 1987-02-16 | 標準セル方式半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032902A JPS63199444A (ja) | 1987-02-16 | 1987-02-16 | 標準セル方式半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63199444A true JPS63199444A (ja) | 1988-08-17 |
Family
ID=12371826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62032902A Pending JPS63199444A (ja) | 1987-02-16 | 1987-02-16 | 標準セル方式半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63199444A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215656A (ja) * | 1988-07-04 | 1990-01-19 | Hitachi Ltd | 半導体装置 |
| WO1992002043A1 (en) * | 1990-07-23 | 1992-02-06 | Seiko Epson Corporation | Semiconductor integrated circuit device |
| JPH04124856A (ja) * | 1990-09-14 | 1992-04-24 | Fujitsu Ltd | 半導体集積回路 |
| JP2010187008A (ja) * | 2010-04-12 | 2010-08-26 | Fujitsu Semiconductor Ltd | 半導体集積回路及び半導体集積回路の配線レイアウト方法 |
| JP2012234931A (ja) * | 2011-04-28 | 2012-11-29 | Renesas Electronics Corp | 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム |
-
1987
- 1987-02-16 JP JP62032902A patent/JPS63199444A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0215656A (ja) * | 1988-07-04 | 1990-01-19 | Hitachi Ltd | 半導体装置 |
| WO1992002043A1 (en) * | 1990-07-23 | 1992-02-06 | Seiko Epson Corporation | Semiconductor integrated circuit device |
| JPH04124856A (ja) * | 1990-09-14 | 1992-04-24 | Fujitsu Ltd | 半導体集積回路 |
| JP2010187008A (ja) * | 2010-04-12 | 2010-08-26 | Fujitsu Semiconductor Ltd | 半導体集積回路及び半導体集積回路の配線レイアウト方法 |
| JP2012234931A (ja) * | 2011-04-28 | 2012-11-29 | Renesas Electronics Corp | 半導体装置、半導体装置の設計方法、半導体装置設計装置、及びプログラム |
| CN104733425A (zh) * | 2011-04-28 | 2015-06-24 | 瑞萨电子株式会社 | 半导体器件、半导体器件设计方法、半导体器件设计装置以及程序 |
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