JPH04171860A - 半導体集積回路装置の製造方法とそれに用いられるレチクル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置の製造方法とそれに用
いられるレチクル（縮小露光装置用マスク）に関し、例
えばＬＯＣ　（リード・オン・チップ）技術によりポン
ディングパッドとそれに対応した周辺回路が中央部に配
置され、微細素子からなるメモリアレイ部がチップの周
辺部に分散されて配置された大記憶容量化を図ったメモ
リ等の製造方法とそれに用いられるレチクルに利用して
を効な技術に関するものである。

〔従来の技術〕

ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）の開発は、約１６Ｍビットや約６４Ｍビ・ットのよう
に記憶容量を益々増大させるようにするものである。こ
のようなダイナミック型ＲＡＭの例としては、例えば日
経マグロウヒル社昭和６３年３月１日発行「日経マイク
ロデバイス１誌の頁６７〜頁８１がある。

〔発明が解決しようとする課題〕 上記のような記憶容量の増大に伴い、素子の微細化には
限界があるので千ノブサイズも大型化する傾向にある。

本願発明者においては、このようにチップの大型化に伴
い、今まではあまり問題とされなかった回路パターンの
作成に用いられる縮小露光装置における露光領域の解像
度マージンが無視できな（なることに気が付いた。すな
わち、縮小露光装置に用いられるレンズ（光学系）の像
面歪により、第３図に示すようにレンズの中央部に比較
して周辺部は解像度が悪くなる。従来のように比較的チ
ップサイズが小さいときには、レンズの中央部に対応し
た解像度が良好な部分での回路パターンの作成が可能で
あったが、上記のように約１６Ｍビットや６４Ｍビット
もの大記憶容量化を図ったメモリチップでは、露光領域
が広がる結果、チップの周辺部では中央部に比べて解像
度のマージンが小さくなる。

これに対して、約１６Ｍビットのダイナミック型ＲＡＭ
においては、ＬＯＣ技術を用いチップの中央部に周辺回
路を配置することにより、主要なタイミング信号が４方
に延びるようにすることができ、チップサイズの大型化
に伴う信号配線長を実質的に短くして大容量化と高速化
を図ることが試みられている。このようなレイアウトを
採る場合、チップの周辺部まで微細素子により構成され
るメモリアレイが配置されることとなり、上記露光領域
の解像度マージンの低下により素子特性のバラツキが大
きくなり、ひいては製品歩留まりを悪くする大きな要因
になると予想される。

この発明の目的は、高集積化と大型チップに適した半導
体集積回路装置の製造方法を提供することにある。

この発明の他の目的は、高集積化と大型子ノブの半導体
集積回路装置の製造方法に適したレチクルを提供するこ
とにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。

（課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、半導体ウェハ上において１ないし隣接する２
つのチップにまたがって微細素子により構成された回路
ブロックの部分が中央部となるように配置させたレチク
ル又はそれに基づいて形成されたマスクを作成し、それ
を用いて半導体ウエノ＼上に回路パターンを作成する。

〔作　用〕

上記した手段よれば、解像度マージンの大きい露光領域
により微細素子により構成される回路パターンの作成が
できるから素子特性のバラツキを小さくできるから回路
特性の安定化と製造歩留まりを高くすることができる。

〔実施例〕

第４図には、この発明に係る半導体集積回路装置の製造
方法により形成されるダイナミック型ＲＡＭの一実施例
の基本的レイアウト図が示されている。この実施例にお
いては、メモリの大容量化に伴うチップサイズの大型化
による制御信号やメモリアレイ駆動信号といった各種配
線長が長くされることによって動作速度も遅くされてし
まうのを防く等のために、ＲＡＭを構成するメモリアレ
イ部とそのアドレス選択等を行う周辺部との配置に次の
ような工夫を行うものである。

同図において、チップの縦中央部と横中央部とから形作
られる十文字エリアが設けられる。この十文字エリアに
は主に周辺回路が配置され、上記十文字エリアにより４
分割されたエリアにはメモリアレイが配置される。

上記の十文字エリアは、同図に示すようにエリアＡない
しＤのそれぞれに分けられる。すなわち、エリアＡはチ
ップの横中央左側部であり、エリアＢはチップの横中央
右側部である。エリアＣはチップの縦中央上側部であり
、エリアＤはチップの縦中央下側部である。そして、エ
リアＥは、上記チップの横中央部と縦中央部とが交差す
るチップ中央部である。

この実施例のメモリチップは、上記エリアＡないしＥか
らなる十文字エリアにより４つに分割されたエリアにメ
モリアレイが構成される。特に制限されないが、上記４
つのメモリアレイは、後述するようにそれぞれが約４Ｍ
ビットの記憶容量を持つようにされる。これに応して４
つのメモリアレイ全体では、約１６Ｍビットの大記憶容
量を持つものとされる。

上記十文字エリアのうち、それぞれのメモリアレイと隣
接する周辺部には、メモリアレイの選択動作を行うデコ
ーダ及びトライバが配置される。

すなわち、エリアＡとＢのうち、上下に分割された２個
づつのメモリアレイに対応して、Ｙ（カラム）デコーダ
（Ｙｄｅｃ）とＹセレクト　（カラム選択）ドライバ（
ＹＳドライバ）がそれぞれ配置される。エリアＣとＤの
うち、左右に分割された２個づつのメモリアレイに対応
して、Ｘ（ロウ）デコーダ（Ｘｄｅｃ）とワード線ドラ
イバ（ＷＬＳドライバがそれぞれ配置される。それ故、
４つに分割されたメモリアレイは、横方向にワード線が
延長されて配置され、縦方向にデータ線（ビット線又は
デイジット線）が延長されて配置される。

ただし、上記のように１つのメモリアレイが約４Ｍビッ
トもの大記憶容量を持つものであるため、１つのデータ
線等に接続されるメモリセルの数が膨大となり実際的で
ない。したがって、各メモリアレイは後述するように複
数からなるメモリマットからそれぞれ構成される。

上記十文字エリアの各エリアＡないしＥの残りの部分に
は次のような主要な回路ブロックがそれぞれ配置される
。エリアＡとエリアＢには、アドレスバッファ、アドレ
ス比較回路（冗長用デコーダ）、制御クロック発生回路
及びデータ入カバ。

ファ等が配置される。エリアＣとエリアＤには、コモン
ソーススインチ回路、センスアンプ制御信号回路、マン
ト選択制御回路、メインアンプ等が配置される。中央エ
リアＥには、Ｘデコーダ、Ｙデコーダ用アドレス信号発
生回路、内部降圧電源回路等が配置される。

第５図には、上記ダイナミック型ＲＡＭの一実施例の全
体レイアウト図が示されている。すなわち、上記エリア
Ａに対応した部分には、Ｙアドレスバッファ、Ｙ冗長回
路及びＹアドレスドライバ（論理段）とからなるＹ系回
路と、テスト機能回路及びＣＡＳ系制御信号回路が設け
られる。このエリアへの中央寄りには、約５Ｖのような
外部電源電圧ＶＣＣＥを受けてメモリアレイに供給され
る約３．３Ｖのような電圧に変換させる内部降圧電圧Ｖ
ＤＬリミッタ回路と、ＤＶＩないしＤＶ３で示したＹア
ドレスドライバ、Ｘアドレスドライバ及びマント選択ド
ライバが設けられる。

上記エリアＢに対応した部分には、Ｘアドレスバッファ
、Ｘ冗長回路及びＸアドレスドライバ（論理段）とから
なるＸ系回路と、ＲＡＳ系制御信号回路、ＷＥ系倍信号
制御回路データ入カバソファが設けられる。このエリア
Ｂの中央寄りには、約５Ｖのような外部電源ＶＣＣＢを
受けて周辺回路に供給される約３．３ｖのような電圧に
変換させる内部陣圧電圧ＶＣＣリミッタ回路とＤＶＩな
いしＤＶ３で示したＹアドレスドライバ、Ｘアドレスド
ライバ及びマ・ノド選択ドライバが設けられる。

上記エリアＡとＢのように、アドレスバッファとそれに
対応したアドレス比較回路を含む冗長回路、制御クロッ
ク発生を行うＣＡＳ、ＲＡＳ系制御信号回路等を一個所
に集中配置すると、例えば配線チャンネルを挟んでクロ
ック発生回路と他の回路を振り分けること、言い換える
ならば上記配線チャンネルを共用化することによって高
集積化が可能になるとともに、アドレスドライバ（論理
段）等に最短で等距離で信号を伝えることができるから
高速化が図られる。

上記エリアＣに対応した部分には、このエリアＣの中心
軸に対して対称的に配置される合計８個のメモリマット
に対応した４個のメインアンプ、内部昇圧電圧回路ＶＣ
ＨＧ、基板電圧発生回路ＶＢＢＧ、及び上記同様にエリ
アＣの中心軸に対して対称的に配置された残り合計８個
からなるメモリマットに対応した４個のメインアンプが
設けられる。それ故、この実施例では１つのメモリアレ
イには８個のメモリマントが配置され、上記エリアＣを
中心として対称的に配置される２つのメモリアレイによ
り、合計１６個のメモリマントが設けられることになる
。このようにメインアンプを配置することによって、メ
インアンプの数を減らすことができるとともに、その信
号伝播距離も短くできるから高速化が可能になる。

上記エリアＤに対応した部分には、このエリアＤの中心
軸に対して対称的に配置される合計８個のメモリマント
に対応した４個のメインアンプ、４個からなるデータ出
カバソファ、及び上記同様にエリアＤの中心軸に対して
対称的に配置された残り合計８個からなるメモリマ・ノ
ドに対応した４個のメインアンプが設けられる。それ故
、この実施例では上述のように４個のメモリアレイから
構成されるから、メモリマントの数は全体で３２個から
構成される。

特に制限されないが、この実施例では、上記縦中央部の
エリアに小さな口で示したポンディングパッドが配置さ
れる。同図では個々のポンディングパッドの詳細は省略
されているが、その概略は次の通りである。ポンディン
グパッドのうち、電源インピーダンスを低くするために
回路の接地電位を供給するパッドＶＳＳは、合計で１３
個−直線上に並んで配置される。これらのパッドｖＳＳ
は、ＬＯＣ技術により形成される縦方向に延びる接地電
位用リードに接続される。これらバットｖＳＳのうち、
エリアＣとＤにそれぞれ１個設けられたパ・７ドは、ワ
ード線のクリア、ワードドライバの非選択ワード線のカ
ンプリングによる浮き上がり防止用の接地電位として用
いられる。エリアＣ，Ｄにそれぞれ２個設けられたパッ
ドは、センスアンプのコモンソースＶＳＳ用として設け
られ、コモンソースの配線抵抗を下げ高速化を実現する
。

エリアＤには、上記の他データ出力バノファ用のもの２
個、エリアＥにはＸアドレスバッファ、Ｘアドレスバッ
ファに接地電位を供給すると同時に電源発生回路に対応
したものが設けられる。そして、エリアＣとＤにそれぞ
れ１個、またエリアＥに設けられる２個のパ・ノドは、
その他の周辺回路に対応したものである。これにより、
回路の接地電位は内部回路の動作に対して電源インピー
ダンスが低（され、かつ上記のごとく５種類に分けられ
た内部回路間のＶＳＳ配線が、Ｌ　ＯＧ　ＩＪ−ドフレ
ームとボンディングワイヤとからなるローパスフィルタ
で接続されることになるからノイズの発生を最小に抑え
るとともに、内部回路間のＶＳＳノイズの伝播も最小に
抑えることができる。

約５ｖのような外部電源ＶＣＣＥに対応したバンドは、
上記電圧変換動作を行う内部降圧電圧発生回路ＶＣＣリ
ミッタ、ＶＤＬリミッタに対応して中央部に２個、デー
タ出力ハノファに対応した位１に１個設けられる。これ
も上記同様に電源インピーダンスを低くするとともに、
内部回路間の電圧ｃｖｃｃ、ＶＤＬ及びＶＣＣＥ間）の
ノイズ伝播を抑えるためのものである。

アドレス入力用のバンドＡＯ−Ａｌｌは、中央部にまと
めて配置される。これは、ＸアドレスバッファとＸアド
レスバッファの配置に合わせて近接して設けることによ
って、信号の伝達距離を最小にし高速化を図るためのも
のである。

制御信号用のパッドＲＡＳ、ＣＡＳ、ＷＥＳＯＥは、そ
れぞれに対応した回路に近接して配置される。データ出
力用のパッドＤＱＩ〜ＤＱ４は、各データ出力ハノファ
に設けられる。バ・ノドＤは、×１ビ・７ト構成のとき
のデータ入力用であり、Ｑは×１ビット構成のときのデ
ータ出力用である。

以上が外部ピン用のパッドである。

この実施例では、上記のような外部ピン用の他にボンデ
ィングマスター用、モニタ用及びモニタ用バンド制御の
ために以下のパッドが設けられる。

ボンディングマスター用としてはパ・ノドＦＰＯとＦＰ
Ｉが設けられる。ＦＰＯはＳＣ（スタティックカラム）
モードを指定するためのものであり、ＦＰＩはＮＢ　に
プル）モード及び×４ビット構成時のライトマスク機能
を指定するためのものである。モニタ用としてはパッド
ＶＣＣ，ＶＤＬ、ＶＬ、ＶＢＢ、ＶＣＨ及びＶＰＬがあ
る。これらのパッドは、それに対応した各内部電圧ｖＣ
Ｃ１ＶＤＬ、ＶＬ、ＶＢＢ、ＶＣＨ及びＶＰＬをモニタ
するためのものである。ＶＣＣは、約３．３■の周辺回
路用電源電圧であり、ＶＤＬは約３，３Ｖのメモリアレ
イ、すなわち、センスアンプに供給される電源電圧であ
り、ＶＣＨは上記内部電圧ＶＤＬを受けて約５，３■に
昇圧されたワード線の選択レベル、シェアードスイソチ
ＭＯＳ　Ｆ　ＥＴを選択するブースト電源電圧、ＶＢＢ
は一２ｖのような基板ハソクハイアス電圧、ＶＰＬはメ
モリセルのプレート電圧、ＶＬは約３゜３■の■ＣＣリ
ミッタ、ＶＤＬリミッタ用基準基準電圧る。モニタ用パ
ッドの制御用としてはパッドＶＢＴ、ＶＨＴ及び■ＰＬ
Ｇがある。

この実施例では、ボンディングバンドは、２列に配置さ
れる。しかも、そのピッチを約手ピ、７チ分だけずらし
て交互に配置する。言い換えるならば、複数個からなる
ボンディングパノドをジグザグに配置する。これより、
パッド相互間の実質的な間隔を長くすることができる。

言い換えるならば、比較的狭いエリアに高い密度で多数
のポンディングパッドを配置することができるものであ
る。

ボンディングバンドは、ワイヤーボンディング等のボン
ディングのための比較的大きな占有面積を必要とするこ
と、及び静電破壊防止回路を設けることが必要であるか
らそのピンチを比較的大きくとることが必要である。そ
れ故、この実施例のようなジグザグ配列とすることによ
って、比較的狭いエリアに多数のポンディングパッドを
配置することが可能になる。また、縦長のチップの縦中
央部にボンディングバンドを配置する構成では、上記の
ようにより多数のパッドを設けることができるものであ
る。

第６図には、この上記ＤＲＡＭに用いられる５ＯＪ（ス
モール・アウトライン・Ｊベンドパッケージ）リードフ
レームの一実施例の平面図が示されている。

同図において、二点鎖線で示したのが搭載されるＤＲＡ
Ｍチップである。上下左右からチップの中央を横方向に
延長するよう形成された一対からなるリードは、接地電
位用ｖＳＳと電源電圧電源電圧ＶＣＣＥの供給用リード
として用いられる。

このようにチップの中央を横切るようにリードが配置さ
れることに応じて、前記第５図に示した複数からなる電
源用パッドＶＳＳ、ＶＣＣＥと複数個所でボンディング
される。また、電源端子としては、上記のようにＶＣＣ
Ｂ及びＶＢＢ共に２端子からなり、リードフレームのよ
うな低抵抗値からなる配線材料により、チップに対して
複数個所に接地電位ＶＳＳや、電源電圧ＶＣＣＥが与え
られるから、それらの電位が与えられる回路の電源イン
ピーダンスを小さく抑えることができる。これにより、
回路の動作電流による電源線に発生するノイズを小さく
抑えることができる。

また、信号の授受を行うリードは、同図においてチップ
の上下から中央に向かって接続端が延びるようにされて
いる。これにより、チップの中央部に集められたアドレ
ス信号端子や、制御端子へ−の接続が効率良く行われる
ことになる。

第７図（Ａ）ないしくＣ）には、上記のようなリードフ
レームと半導体チップの接続例が示されている。

同図（Ａ）の例では、リードフレーム２２とチップ２３
の表面とは、フィルム２４を介在させて接着剤Ａ２６と
接着剤Ｂ２７によりそれぞれ接続する。そして、リード
フレームの端子は、金ワイヤ２５によってチップ２３の
ホンディングパッドと接続される。

同図（Ｂ）の例では、リードフレーム２２は、接着剤Ｃ
２９によってチップ２３の表面に形成された絶縁体８に
接続させるものである。そして、リードフレームの端子
は、金ワイヤ２５によってチップ２３０ホンディングパ
、ドと接続される。

同図（Ｃ）の例では、リードフレーム２２は、モールド
樹脂２１によってボンディング用の接続を行うリード表
面を除く個所が覆われており、接着剤Ｄ３０によりチッ
プ２３の表面に接続されるものである。そして、上記リ
ードフレームの端子は、金ワイヤ２５によって千ツブ２
３のホンディングバンドと接続される。

このようなリードフレームを用いた場合には、リードフ
レームを半導体チップの配線の一部とするようにその表
面に配置することができる。これにより、前記第５図の
ようにホンディングバンドをチップの中央部に配置して
も何等問題なく、リードへの接続が可能なるものである
。

以上のようなＬＯＣ構造のリードフレームを用いた場合
、千ノブの縦方向を延長するようなバスバーリードを回
路の接地電位■ＳＳに用い、かつＤＲＡＭＲＡＭ側では
、その動作単位に対応して接地電位供給用のバンドを設
けて複数個所から接地電位を供給する構成を採る。この
構成では、低インピーダンスのリードフレームから各動
作単位毎の回路に直接的に接地電位が与えられるから、
接地電位側のレベルマージンを大きく取ることができる
。また、チ・７プの縦方向を延長するようなもう一方の
バスバーリードを外部電圧ＶＣＣＥ用い、かつそれを必
要とする回路、例えばデータ出力バーソファ、内部降圧
電圧発生回路ＶＣＣ，ＶＤＬ等に対応して電源パッドを
設ける。これにより、電源インピーダンスを低くして内
部動作による電源ノイズを低減できる。特に、出力信号
を形成する出カバソファは、比較的大きな負荷を駆動す
るよう大きな駆動電流を流すようにされる。それ故、上
記出カバソファに対して、それ専用の電源パッドＶＣＣ
Ｅ及びｖＳＳを設けるとともに、それに近接して配置す
ることより、ノイズの発生の低減と、発生したノイズが
他の回路に悪影響を及ぼずことを防止することができる
。

しかしながら、上記のようなレイアウトを採ると、必然
的にＤＲＡＭの周辺回路がチップの中央に配置され、大
記憶容量化のために微細化された素子が高密度に配置さ
れるメモリアレイ部がチップの周辺部にまで形成される
ことになる。これにより、従来のように１つのメモリチ
ップの単位でレチクルを形成したのでは、チップサイズ
の大型化に伴い縮小露光装置における露光領域の周辺部
における低い解像度マージンの影響を受けて素子特性の
バラツキが比較的大きくなり、上記記憶容量の増大化と
相俟って回路特性のバラツキが大きくなり結果として製
品歩留まりが悪くなる。

第１図（Ａ）には、上記のようなりＲＡＭの製造に用い
られるレチクルの一実施例の概略平面図が示され、同図
（Ｂ）にはそれにより半導体ウェハに形成されるＤＲＡ
Ｍチップの配列図が示されている。

この実施例では、レチクルの中央部において微細素子高
密度にレイアウトされるメモリアレイ部を形成するよう
にするため、半導体ウェハ上において横方向に隣接して
配置される２つのチップを半分ずつの回路パターンを形
成する。すなわち、隣接する２つのチップを分割する点
線て示したスクライプラインが縦中央にくるように、レ
チクルの左半分はＤＲＡＭの右半分を形成する回路パタ
ーンが構成され、レチクルの右半分にはＤＲＡＭの左半
分を形成する回路パターンが構成される。

メモリアレイＭｌとＭ３は、もとのＤＲＡＭにおける右
側のメモリアレイを構成するものであり、その左側周辺
には前記第４図に示したエリアＣ１Ｅ及びＤの右半分に
対応した回路パターンが構成される。そして、メモリア
レイＭ２とＭ４は、もとのＤＲＡＭにおける左側のメモ
リアレイを構成するものであり、その右側周辺には前記
第４図に示したエリアＣ，Ｅ及びＤの左半分に対応した
回路パターンが構成される。このように隣接チップの半
分ずつを１つのレチクルに形成することによリ、上記の
ように中央部に周辺回路が配置され、周辺部までメモリ
アレイが構成されるＤＲＡＭのレイアウトに対して、レ
チクルではメモリアレイを中心部おき、周辺部に周辺回
路がくるように配置替えを行うようにするものである。

上記レチクルは、その周辺部に縮小露光用のターゲット
等が配置されるＴ　Ｅ　Ｇ　（Ｔｅｓｔ　Ｅｌｅ＋ｍｅ
ｎｔ　Ｇｒｏｕｐ）が設けられるものである。

半導体ウェハ上に形成されるＤＲＡＭチップは、上記レ
チクルを用いてステップ・アンド・リピートにより繰り
返しパターンとされる。それ故、同図（Ｂ）に示すよう
に、上記のようなレチクルを用いた１回目と２回目の露
光により、点線で示すスフラインブラインにより囲まれ
た１つのＲＡＭ１が形成され、２回目と３回目の露光に
より、同図において点線で示すスフラインブラインによ
り囲まれた１つのＲＡＭ２が形成される。以下、同様に
してもとのレイアウトに対応したＤＲＡＭチップを形成
することができる。この構成では、半導体ウェハの左端
と右端には、ＤＲＡＭの半分ずつしか形成されない部分
が生しるので、その部分は廃棄される。

また、１つのＤＲＡＭチップＲＡＭＩ又はＲＡＭ２にお
いては、同図で破線で示したチップ分割部分は、露光時
の合わせズレを考慮した回路構成とする必用がある。す
なわち、この部分には回路素子を形成しないで、配線の
みが形成されるようにすることが望ましい。前記第５図
に示したようなレイアウトを採るＤＲＡＭでは、その中
央線上にはメインアンプＭＡや昇圧回路ＶＣＨ１出力ハ
出力ハフガア成されるので、上記分割部分を中心線から
少しずらして配線のみが相互に接続されるようにすれば
よよい。このようにしても、露光時には上記のようにス
テップ・アンド・リピートにより正しいチップ像が半導
体ウェハに形成されるから問題ない。

上記のようにレチクルからステッパーを用いて半導体ウ
ェハ上に直接に露光を行う構成に代えて、上記レチクル
を用いてステッパーによりいったん半導体ウェハ分の露
光用マスクをステップ・アンド・リピートにより形成し
、この露光用マスクを用いて一括して半導体ウェハ上へ
の露光を行うようにするものであってもよい。

第２図には、上記のようなりＲＡＭの製造に用いられる
レチクルの他の一実施例の概略平面図が示されている。

この実施例では、レチクルの中央部において微細素子高
密度にレイアウトされるメモリアレイ部を形成するよう
にするため、半導体ウェハ上において隣接して配置され
る２つのチップを半分ずつの回路パターンを形成する。

すなわち、隣接する２つのチップを分割する点線で示し
たスクライプラインが横中央にくるように、レチクルの
上半分はＤＲＡＭの下半分を形成する回路パターンが構
成され、レチクルの下半分にはＤＲＡＭの上半分を形成
する回路パターンが構成される。メモリアレイＭ１とＭ
２は、もとのＤＲＡＭにおける下側のメモリアレイを構
成するものであり、その上側周辺には前記第４図に示し
たエリアＡ、Ｅ及びＢの下半分に対応した回路パターン
が構成される。

そして、メモリアレイＭ３とＭ４は、もとのＤＲＡＭに
おける上側のメモリアレイを構成するものであり、その
下側周辺には前記第４図に示したエリアＡ、Ｅ及びＢの
上半分に対応した回路パターンが構成される。このよう
に半導体ウェハ上におて上下の隣接チップの半分ずつを
１つのレチクルに形成することにより、上記のように中
央部に周辺回路が配置され、周辺部までメモリアレイが
構成されるＤＲＡＭのレイアウトに対して、レチクルで
はメモリアレイを中心部おき、周辺部に周辺回路がくる
ように配置替えを行うようにするものである。

半導体ウェハ上に形成されるＤＲＡＭチップは、上記レ
チクルを用いてステップ・アンド・リヒートにより繰り
返しパターンとされる。それ故、前記同様に縦方向の１
回目と２回目の露光により、点線で示すスフラインブラ
インにより囲まれた１つのＤＲＡＭが形成される。同様
にして第４図のようなレイアウトに対応したＤＲＡＭチ
ップを形成することができる。この構成では、半導体装
置ハの上端と下端には、ＤＲＡＭの半分ずつしか形成さ
れない部分が生しるので、その部分は廃棄される。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１１半導体ウェハ上において隣接する２つのチップに
またがって微細素子により構成された回路ブロックの部
分が中央部となるように配置させたレチクル又はそれに
基づいて形成されたマスクを作成し、それを用いて半導
体ウェハ上に回路パターンを作成することにより、解像
度マージンの大きい露光領域により微細素子により構成
される回路パターンの作成ができるから素子特性のバラ
ツキを小さくできるから回路特性の安定化と製造歩留ま
りを高くすることができるという効果が得られる。

（２）上記ｆｌ）により縮小露光装置やステ７パーの性
能を高くすることなく、大きなサイズのチップからなる
半導体集積回路装置の製造に用いるようにすることがで
きるという効果が得られる。

以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本願発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更が可
能であることはいうまでもない。例えば、メモリ回路は
、ＤＲＡＭの他スタティック型ＲＡＭＪ？Ｏ）ＥＰＲＯ
Ｍ又はＥＥＰＲＯＭのような不揮発性メモリ、マスクＲ
ＯＭ等であってもよい。半導体集積回路装置は前記実施
例のようにＬＯＣ技術を用いた大記憶容量のメモリの他
、タスタムＬＳＩ等のような大規模集積回路からなるも
のであっもよい。この場合には、半導体集積回路装置そ
のもののレイアウトをＲＡＭやＲＯＭといった微細素子
により形成されるメモリ回路が中心部にくるように設計
してもよい。また、外部からのテスト等を考慮してチッ
プの周辺部にＲＡＭやＲＯＭが配置される場合には、前
記同様に隣接チップにまたがって１つのレチクルを形成
し、上記ＲＡＭやＲＯＭがその中央部に配置されるよう
にすればよい。

この発明は、大型化されたアンプを持つ半導体集積回路
装置の製造方法とそれに用いられるレチクルに広く利用
することができるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、半導体ウェハ上においてｌ又は隣接する２
つのチップにまたがって微細素子により構成された回路
ブロックの部分が中央部となるように配置させたレチク
ル又はそれに基づいて形成されたマスクを作成し、それ
を用いて半導体ウェハ上に回路パターンを作成すること
により、解像度マージンの大きい露光領域により微細素
子により構成される回路パターンの作成ができるから素
子特性のバラツキを小さくできるから回路特性の安定化
と製造歩留まりを高くすることができる。

【図面の簡単な説明】

第１図（Ａ）は、ＬＯＣ構造のＤＲＡＭの製造に用いら
れるレチクルの一実施例を示す概略平面図、 第１図（Ｂ）にはそれにより半導体ウェハに形成される
ＤＲＡＭチップの配列図、 第２図は、ＬＯＣ構造のＤＲＡＭの製造に用いられるレ
チクルの他の一実施例を示す概略平面図、第３図は、解
像度のレチクル位置依存性を示す特性図、 第４図は、この発明に係る半導体集積回路装置の製造方
法により形成されるダイナミック型ＲＡＭの一実施例を
示す基本的レイアウト図、第５図は、上記ダイナミック
型ＲＡＭの一実施例を示す全体レイアウト図、 第６図は、上記ダイナミック型ＲＡＭに用いられるリー
ドフームー実施例を示す平面図、第７図（Ａ）ないしく
Ｃ）は、上記リードフレームと半導体チップの接続例を
示す概略側面図である。 Ｍ、Ｍｌ　〜Ｍ４　・−ノー１−ＩＪフレイ、Ｘ−ＤＥ
Ｃ・・Ｘデコーダ、Ｙ−ＤＥＣ・・Ｙデコーダ、ＳＡ・
・センスアンプ、ＭＡ・・メインアンプ、ＶＣＨ・・昇
圧回路、ＶＢＢ・・基板バイアス回路、２２・・リード
フレーム、２３・・チップ、２４・・フィルム、２５・
・金ワイヤ、２６・・接着１！ＦＩＡ、２７・・接着剤
Ｂ、２８・・絶縁体、２９・・接着剤Ｃ１３０・・接着
剤Ｄ、３０・・モールド樹脂。

Claims (1)

1. 【特許請求の範囲】 １、半導体ウェハ上において１ないし隣接する２つのチ
   ップにまたがって微細素子により構成された回路ブロッ
   クが中央部になるように配置させたレチクル又はそれに
   基づいて形成されたマスクを用いて半導体ウェハ上に回
   路パターンを作成する工程を含むことを特徴とする半導
   体集積回路装置の製造方法。 ２、中央部にボンディングパッドが配置された半導体集
   積回路装置において、半導体ウェハ上において隣接する
   ２つのチップにまたがって微細素子により構成された回
   路ブロックが中央部になるように２つのチップの半分ず
   つに対応した回路パターンが描かれたレチクル又はそれ
   に基づいて形成されたマスクを用いて半導体ウェハ上に
   回路パターンを作成する工程を含むことを特徴とする半
   導体集積回路装置の製造方法。 ３、上記半導体集積回路装置は、ＬＯＣ技術により外部
   リードとの接続が行われるものであることを特徴とする
   特許請求の範囲第２項記載の半導体集積回路装置の製造
   方法。 ４、上記微細素子は、メモリアレイを構成するものであ
   ることを特徴とする特許請求の範囲第１、第２又は第３
   項記載の半導体集積回路装置の製造方法。 ５、半導体ウェハ上において１ないし隣接する２つのチ
   ップにまたがって微細素子により構成された回路ブロッ
   クが中央部になるように配置させたことを特徴とするレ
   チクル。 ６、中央部にボンディングパッドが配置された半導体集
   積回路装置に対して、半導体ウェハ上において隣接する
   ２つのチップにまたがって微細素子により構成された回
   路ブロックが中央部になるように２つのチップの半分ず
   つに対応した回路パターンが形成されたことを特徴とす
   るレチクル。