JPH11186498A - 半導体装置 - Google Patents
半導体装置Info
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- JPH11186498A JPH11186498A JP9348145A JP34814597A JPH11186498A JP H11186498 A JPH11186498 A JP H11186498A JP 9348145 A JP9348145 A JP 9348145A JP 34814597 A JP34814597 A JP 34814597A JP H11186498 A JPH11186498 A JP H11186498A
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- JP
- Japan
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- semiconductor
- redundancy
- circuit
- chip
- memory cell
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 従来の半導体装置であると、補完機能部分を
半導体チップ内において散在させていた。 【解決手段】 半導体チップ内に、メモリセルアレイ１
を備えてなる半導体メモリセル集積回路Ａが形成されて
なる半導体装置において、半導体メモリセル集積回路Ａ
の補完機能を行うリダンダンシー用回路Ｂが設けられ、
このリダンダンシー用回路Ｂは、半導体チップ内におい
て、半導体メモリセル集積回路Ａの周辺部分に配置され
ている。
半導体チップ内において散在させていた。 【解決手段】 半導体チップ内に、メモリセルアレイ１
を備えてなる半導体メモリセル集積回路Ａが形成されて
なる半導体装置において、半導体メモリセル集積回路Ａ
の補完機能を行うリダンダンシー用回路Ｂが設けられ、
このリダンダンシー用回路Ｂは、半導体チップ内におい
て、半導体メモリセル集積回路Ａの周辺部分に配置され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものである。
るものである。
【０００２】
【従来の技術】半導体チップ内に、リダンダンシー機能
のような補完機能や性能試験を行うためのテスト機能等
の補助機能が付設された半導体装置が知られている。
のような補完機能や性能試験を行うためのテスト機能等
の補助機能が付設された半導体装置が知られている。
【０００３】特開平６−１３４４７号公報には、半導体
チップ内にテスト機能を行うテスト回路を付設させた半
導体装置が開示されている。図３は、上記公報記載の図
であって、図において、符号１０１〜１０９は半導体チ
ップ、１１０は半導体チップの特性を測定するための補
助回路、１１１は信号ライン、１１２は電源ライン、１
１３はＧＮＤライン、１１４はスクライブ線、を示して
いる。
チップ内にテスト機能を行うテスト回路を付設させた半
導体装置が開示されている。図３は、上記公報記載の図
であって、図において、符号１０１〜１０９は半導体チ
ップ、１１０は半導体チップの特性を測定するための補
助回路、１１１は信号ライン、１１２は電源ライン、１
１３はＧＮＤライン、１１４はスクライブ線、を示して
いる。
【０００４】図に示すように、半導体チップ１０２の特
性を測定するための補助回路１１０は、スクライブ線１
１４を介して、隣接する半導体チップ１０１上に配置さ
れている。同様に、チップ１０３のための補助回路がチ
ップ１０２上に、チップ１０５のための補助回路がチッ
プ１０４上に、チップ１０６のための補助回路がチップ
１０５上に、といった具合で配置されている。このよう
にすることで、スクライブ時に、補助回路を確実に切り
離すことができるようになっている。
性を測定するための補助回路１１０は、スクライブ線１
１４を介して、隣接する半導体チップ１０１上に配置さ
れている。同様に、チップ１０３のための補助回路がチ
ップ１０２上に、チップ１０５のための補助回路がチッ
プ１０４上に、チップ１０６のための補助回路がチップ
１０５上に、といった具合で配置されている。このよう
にすることで、スクライブ時に、補助回路を確実に切り
離すことができるようになっている。
【０００５】しかしながら、この技術においては、各半
導体チップに対する補助回路１１０が、製造時に必ず必
要であり、補助回路をなくしてしまうことができない。
導体チップに対する補助回路１１０が、製造時に必ず必
要であり、補助回路をなくしてしまうことができない。
【０００６】また、半導体チップ内にリダンダンシー機
能を行う補助回路を付設させた半導体装置の例につい
て、図４を参照して説明する。図４（ａ）において、半
導体装置の一例としての半導体記憶装置１は、楕円内の
メモリセルアレイ等を任意の数だけ行列配置した部分
と、その中のリダンダンシー部分を選択・動作させるた
めのリダンダンシー制御回路９を周辺部分に具備してい
る。
能を行う補助回路を付設させた半導体装置の例につい
て、図４を参照して説明する。図４（ａ）において、半
導体装置の一例としての半導体記憶装置１は、楕円内の
メモリセルアレイ等を任意の数だけ行列配置した部分
と、その中のリダンダンシー部分を選択・動作させるた
めのリダンダンシー制御回路９を周辺部分に具備してい
る。
【０００７】さらに詳しく述べると、図４（ａ）の拡大
図である図４（ｂ）に示すように、メモリの任意の個数
を行列配置させたメモリセルアレイ１と、その行・列そ
れぞれの方向に接して両側に配置されたカラムリダンダ
ンシー用メモリセルアレイ５・ロウリダンダンシー用メ
モリセルアレイ６と、所望のメモリセルアレイを選択す
るためにそれぞれメモリセルアレイの行・列方向におい
てカラムリダンダンシー用メモリセルアレイ５・ロウリ
ダンダンシー用メモリセルアレイ６に接して配置された
カラムデコーダー３・ロウデコーダー２と、カラムリダ
ンダンシー用メモリセルアレイ５を選択するためにそれ
とカラムデコーダーに接するように配置されたカラムリ
ダンダンシー用デコーダー７と、ロウリダンダンシー用
メモリセルアレイ６を選択するためにそれとロウデコー
ダーに接するように配置されたロウリダンダンシー用デ
コーダー８と、メモリセルデータを選択・増幅するため
にカラムリダンダンシー用メモリセルアレイ間にそれと
接するように配置されたセンスアンプ４と、を具備して
いる。
図である図４（ｂ）に示すように、メモリの任意の個数
を行列配置させたメモリセルアレイ１と、その行・列そ
れぞれの方向に接して両側に配置されたカラムリダンダ
ンシー用メモリセルアレイ５・ロウリダンダンシー用メ
モリセルアレイ６と、所望のメモリセルアレイを選択す
るためにそれぞれメモリセルアレイの行・列方向におい
てカラムリダンダンシー用メモリセルアレイ５・ロウリ
ダンダンシー用メモリセルアレイ６に接して配置された
カラムデコーダー３・ロウデコーダー２と、カラムリダ
ンダンシー用メモリセルアレイ５を選択するためにそれ
とカラムデコーダーに接するように配置されたカラムリ
ダンダンシー用デコーダー７と、ロウリダンダンシー用
メモリセルアレイ６を選択するためにそれとロウデコー
ダーに接するように配置されたロウリダンダンシー用デ
コーダー８と、メモリセルデータを選択・増幅するため
にカラムリダンダンシー用メモリセルアレイ間にそれと
接するように配置されたセンスアンプ４と、を具備して
いる。
【０００８】上述のように、メモリセルアレイ１に隣接
してリダンダンシー用のメモリセル５、６を配置し、ま
た、それらを選択するためのデコーダー７、８もメモリ
セルを選択するためのロウデコーダー３およびカラムデ
コーダー２に隣接して配置されていた。
してリダンダンシー用のメモリセル５、６を配置し、ま
た、それらを選択するためのデコーダー７、８もメモリ
セルを選択するためのロウデコーダー３およびカラムデ
コーダー２に隣接して配置されていた。
【０００９】
【発明が解決しようとする課題】第１の問題点は、補完
機能部分を本来の機能部分に隣接させたり散在させたり
していることである。また、製造時に必ず補完機能が必
要となるため、不要となってもその削除が不可能である
という問題点もある。第２の問題点は、例えば半導体記
憶装置のリダンダンシー機能などは、チップ内の任意の
位置において同じ構成を有しており、そのため、本来の
記憶容量に比例して補完機能の規模も増大してしまうこ
とである。このことにより、歩留まり向上のための必要
数以上に補完機能が準備されてしまっていた。第３の問
題点は、シュリンクチップ開発のための工数が膨大に必
要であるという点である。
機能部分を本来の機能部分に隣接させたり散在させたり
していることである。また、製造時に必ず補完機能が必
要となるため、不要となってもその削除が不可能である
という問題点もある。第２の問題点は、例えば半導体記
憶装置のリダンダンシー機能などは、チップ内の任意の
位置において同じ構成を有しており、そのため、本来の
記憶容量に比例して補完機能の規模も増大してしまうこ
とである。このことにより、歩留まり向上のための必要
数以上に補完機能が準備されてしまっていた。第３の問
題点は、シュリンクチップ開発のための工数が膨大に必
要であるという点である。
【００１０】本発明は、上記事情に鑑みてなされたもの
で、補助回路を分離可能とすることにより、チップサイ
ズを低減し得る半導体装置を提供することを目的とす
る。また、本発明は、リダンダンシー用回路の数を低減
させることにより、チップサイズを低減し得る半導体装
置を提供することを目的とする。
で、補助回路を分離可能とすることにより、チップサイ
ズを低減し得る半導体装置を提供することを目的とす
る。また、本発明は、リダンダンシー用回路の数を低減
させることにより、チップサイズを低減し得る半導体装
置を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１記載の半導体装
置においては、半導体チップ内に、特定の機能を有する
電子回路からなる半導体集積回路が形成されてなる半導
体装置において、前記半導体集積回路の補完機能やテス
ト機能等の補助機能を行う補助回路が設けられ、該補助
回路は、前記半導体チップ内において、前記半導体集積
回路が形成された領域の周辺部分に配置されていること
を特徴としている。請求項２記載の半導体装置において
は、請求項１記載の半導体装置において、前記半導体集
積回路が、半導体メモリセル集積回路であり、前記補助
回路が、前記半導体メモリセル集積回路の製造時におけ
る不良機能を補うリダンダンシー用回路であることを特
徴としている。請求項３記載の半導体装置においては、
半導体チップ内に、特定の機能を有する電子回路からな
る半導体集積回路が形成されてなる半導体装置におい
て、前記半導体集積回路が、半導体メモリセル集積回路
であり、前記半導体メモリセル集積回路の製造時におけ
る不良機能を補うリダンダンシー用回路が設けられ、該
リダンダンシー用回路は、複数の半導体メモリセルに対
して１つの割合で設けられていることを特徴としてい
る。この場合、リダンダンシー用回路は、必ずしも、半
導体メモリセル集積回路の周辺に配置する必要はなく、
半導体チップ内の任意位置に配置することができる。
置においては、半導体チップ内に、特定の機能を有する
電子回路からなる半導体集積回路が形成されてなる半導
体装置において、前記半導体集積回路の補完機能やテス
ト機能等の補助機能を行う補助回路が設けられ、該補助
回路は、前記半導体チップ内において、前記半導体集積
回路が形成された領域の周辺部分に配置されていること
を特徴としている。請求項２記載の半導体装置において
は、請求項１記載の半導体装置において、前記半導体集
積回路が、半導体メモリセル集積回路であり、前記補助
回路が、前記半導体メモリセル集積回路の製造時におけ
る不良機能を補うリダンダンシー用回路であることを特
徴としている。請求項３記載の半導体装置においては、
半導体チップ内に、特定の機能を有する電子回路からな
る半導体集積回路が形成されてなる半導体装置におい
て、前記半導体集積回路が、半導体メモリセル集積回路
であり、前記半導体メモリセル集積回路の製造時におけ
る不良機能を補うリダンダンシー用回路が設けられ、該
リダンダンシー用回路は、複数の半導体メモリセルに対
して１つの割合で設けられていることを特徴としてい
る。この場合、リダンダンシー用回路は、必ずしも、半
導体メモリセル集積回路の周辺に配置する必要はなく、
半導体チップ内の任意位置に配置することができる。
【００１２】請求項１記載の発明によると、補助回路
が、半導体集積回路が形成された領域の周辺部分に配置
されている。すなわち、本発明においては、補完機能や
テスト機能等の補助機能を行う補助回路を備えた部分
（以下、「補助チップ」と称す）を、本来の機能部分の
みを残した部分（以下、「本チップ」と称す）に付帯さ
せている。これにより、補助機能を任意に分割可能と
し、性能を変えることなくチップサイズを縮小すること
ができる。つまり、チップ内に散在していた補助機能部
分を補助チップ内に集中配置し、従来と同一の機能を保
つため接続しておく。かつ、分離可能とするために、本
チップと補助チップとの間に、スクライブ線が設けられ
ることが好ましく、このスクライブ線においては、メタ
ルオプションと同様に、別データ層にて設計を行う。ま
た、補助チップを削除する際には、ステッパーの露光範
囲調節機能や本チップのみのマスクを準備することによ
り、可能となる。請求項２記載の発明によると、補助回
路が、リダンダンシー用回路であるので、歩留まりが向
上して、リダンダンシー機能を必要としなくなった際
に、リダンダンシー用回路を削除することが容易であ
る。請求項３記載の発明によると、複数の半導体メモリ
セルに対して１つの割合でリダンダンシー用回路が設け
られることにより、リダンダンシー用回路の数を低減す
ることができる。これにより、リダンダンシー用回路の
占める面積比率を低減させることができ、有効チップ数
を増大させることができる。すなわち、従来技術におい
ては、１つの半導体メモリセルに対して１つの割合でリ
ダンダンシー用回路（リダンダンシー用メモリやその制
御回路等）が設けられていたため、必要以上に多数のリ
ダンダンシー用回路が形成されており、リダンダンシー
用回路の占める面積が相対的に大きくなっていた。これ
に対して、本発明においては、リダンダンシー用回路の
数を、複数の半導体メモリセルに対して１つの割合とす
ることにより、上記効果をもたらすことができる。
が、半導体集積回路が形成された領域の周辺部分に配置
されている。すなわち、本発明においては、補完機能や
テスト機能等の補助機能を行う補助回路を備えた部分
（以下、「補助チップ」と称す）を、本来の機能部分の
みを残した部分（以下、「本チップ」と称す）に付帯さ
せている。これにより、補助機能を任意に分割可能と
し、性能を変えることなくチップサイズを縮小すること
ができる。つまり、チップ内に散在していた補助機能部
分を補助チップ内に集中配置し、従来と同一の機能を保
つため接続しておく。かつ、分離可能とするために、本
チップと補助チップとの間に、スクライブ線が設けられ
ることが好ましく、このスクライブ線においては、メタ
ルオプションと同様に、別データ層にて設計を行う。ま
た、補助チップを削除する際には、ステッパーの露光範
囲調節機能や本チップのみのマスクを準備することによ
り、可能となる。請求項２記載の発明によると、補助回
路が、リダンダンシー用回路であるので、歩留まりが向
上して、リダンダンシー機能を必要としなくなった際
に、リダンダンシー用回路を削除することが容易であ
る。請求項３記載の発明によると、複数の半導体メモリ
セルに対して１つの割合でリダンダンシー用回路が設け
られることにより、リダンダンシー用回路の数を低減す
ることができる。これにより、リダンダンシー用回路の
占める面積比率を低減させることができ、有効チップ数
を増大させることができる。すなわち、従来技術におい
ては、１つの半導体メモリセルに対して１つの割合でリ
ダンダンシー用回路（リダンダンシー用メモリやその制
御回路等）が設けられていたため、必要以上に多数のリ
ダンダンシー用回路が形成されており、リダンダンシー
用回路の占める面積が相対的に大きくなっていた。これ
に対して、本発明においては、リダンダンシー用回路の
数を、複数の半導体メモリセルに対して１つの割合とす
ることにより、上記効果をもたらすことができる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１４】図１は、本発明の半導体装置の一実施形態
を示すもので、半導体装置の一例として、リダンダンシ
ー機能を備えた半導体記憶装置を示している。
を示すもので、半導体装置の一例として、リダンダンシ
ー機能を備えた半導体記憶装置を示している。
【００１５】図１（ａ）において、半導体チップは、メ
モリセルアレイ１（半導体メモリセル）等を任意の数だ
け行列配置した本チップ（半導体メモリセル集積回路）
Ａと、本チップに接した補助チップ（リダンダンシー用
回路）Ｂと、から構成されている。
モリセルアレイ１（半導体メモリセル）等を任意の数だ
け行列配置した本チップ（半導体メモリセル集積回路）
Ａと、本チップに接した補助チップ（リダンダンシー用
回路）Ｂと、から構成されている。
【００１６】補助チップＢは、ロウリダンダンシー用メ
モリセルアレイ１１と、これに接して配置されたロウリ
ダンダンシー用デコーダーおよびロウリダンダンシー制
御回路１０と、カラムリダンダンシー用メモリセルアレ
イ１３と、これに接して配置されたカラムリダンダンシ
ー用デコーダーおよびカラムリダンダンシー制御回路１
２と、を具備している。
モリセルアレイ１１と、これに接して配置されたロウリ
ダンダンシー用デコーダーおよびロウリダンダンシー制
御回路１０と、カラムリダンダンシー用メモリセルアレ
イ１３と、これに接して配置されたカラムリダンダンシ
ー用デコーダーおよびカラムリダンダンシー制御回路１
２と、を具備している。
【００１７】この場合、ロウリダンダンシー用メモリセ
ルアレイ１１と、これに接して配置されたロウリダンダ
ンシー用デコーダーおよびロウリダンダンシー制御回路
１０とは、１つの列をなす複数の（図示例で言えば６個
の）メモリセルアレイ１に対して１つの割合で設けられ
たロウリダンダンシー回路を構成している。同様に、カ
ラムリダンダンシー用メモリセルアレイ１３と、これに
接して配置されたカラムリダンダンシー用デコーダーお
よびカラムリダンダンシー制御回路１２とは、１つの行
をなす複数のメモリセルアレイ１に対して１つの割合で
設けられたカラムリダンダンシー回路を構成している。
ルアレイ１１と、これに接して配置されたロウリダンダ
ンシー用デコーダーおよびロウリダンダンシー制御回路
１０とは、１つの列をなす複数の（図示例で言えば６個
の）メモリセルアレイ１に対して１つの割合で設けられ
たロウリダンダンシー回路を構成している。同様に、カ
ラムリダンダンシー用メモリセルアレイ１３と、これに
接して配置されたカラムリダンダンシー用デコーダーお
よびカラムリダンダンシー制御回路１２とは、１つの行
をなす複数のメモリセルアレイ１に対して１つの割合で
設けられたカラムリダンダンシー回路を構成している。
【００１８】また、図１（ａ）の拡大図である図１
（ｂ）に示すように、本チップＡは、メモリセルの任意
の個数を行列配置させたメモリセルアレイ１と、その行
・列それぞれの方向に接して両側に配置されたカラムデ
コーダー３・ロウデコーダー２と、センスアンプ４と、
を具備している。
（ｂ）に示すように、本チップＡは、メモリセルの任意
の個数を行列配置させたメモリセルアレイ１と、その行
・列それぞれの方向に接して両側に配置されたカラムデ
コーダー３・ロウデコーダー２と、センスアンプ４と、
を具備している。
【００１９】本チップＡと補助チップＢとの関係につい
て、図２を参照して説明する。図２に示すように、本チ
ップＡと補助チップＢとの間には、スクライブ線１８が
配置されている。スクライブ線１８を横断して、リード
／ライトバス１９、および、リダンダンシー選択信号線
・制御信号線・電源線・ＧＮＤ線等のライン１７が、両
チップＡ、Ｂの各機能部分間を接続している。また、補
助チップＢ内には、前述のように、リダンダンシー用メ
モリセルアレイ１４（ロウリダンダンシー用メモリセル
アレイ１１またはカラムリダンダンシー用メモリセルア
レイ１３）と、リダンダンシー用デコーダー１５が配置
され、さらにリダンダンシー用デコーダー１５に隣接し
てリダンダンシー制御回路１６が配置されている。
て、図２を参照して説明する。図２に示すように、本チ
ップＡと補助チップＢとの間には、スクライブ線１８が
配置されている。スクライブ線１８を横断して、リード
／ライトバス１９、および、リダンダンシー選択信号線
・制御信号線・電源線・ＧＮＤ線等のライン１７が、両
チップＡ、Ｂの各機能部分間を接続している。また、補
助チップＢ内には、前述のように、リダンダンシー用メ
モリセルアレイ１４（ロウリダンダンシー用メモリセル
アレイ１１またはカラムリダンダンシー用メモリセルア
レイ１３）と、リダンダンシー用デコーダー１５が配置
され、さらにリダンダンシー用デコーダー１５に隣接し
てリダンダンシー制御回路１６が配置されている。
【００２０】図１（ｂ）において、メモリセルアレイ
１、ロウデコーダー２、カラムデコーダー３、センスア
ンプ４は、半導体記憶装置本来の機能を実現するための
部分である。一方、図１（ａ）に示す、カラムリダンダ
ンシー用メモリセルアレイ１３、ロウリダンダンシー用
メモリセルアレイ１１、カラムリダンダンシー用デコー
ダーおよびカラムリダンダンシー制御回路１２、ロウリ
ダンダンシー用デコーダーおよびロウリダンダンシー制
御回路１０は、本来の機能を補助する目的で存在してい
る。図からわかるように、本来の機能部分と補助機能部
分とは、明確に分離して配置されており、図２に示すよ
うに、スクライブ線１８において切断可能となってい
る。
１、ロウデコーダー２、カラムデコーダー３、センスア
ンプ４は、半導体記憶装置本来の機能を実現するための
部分である。一方、図１（ａ）に示す、カラムリダンダ
ンシー用メモリセルアレイ１３、ロウリダンダンシー用
メモリセルアレイ１１、カラムリダンダンシー用デコー
ダーおよびカラムリダンダンシー制御回路１２、ロウリ
ダンダンシー用デコーダーおよびロウリダンダンシー制
御回路１０は、本来の機能を補助する目的で存在してい
る。図からわかるように、本来の機能部分と補助機能部
分とは、明確に分離して配置されており、図２に示すよ
うに、スクライブ線１８において切断可能となってい
る。
【００２１】ここで、本チップＡと補助チップＢとの間
は、従来の方法と変わらない機能を維持するために上位
メタル層配線で接続されている。これには、リードライ
トバス線、リダンダンシー用信号線群、等がある。この
とき、スクライブ線１８との交差部分２０を、予め別の
データ層で設計しておくことにより、後に補助チップＢ
をこの部分のスクライブ線で切断するように生産を変更
する際に、交差部分２０を加えないメタルオプションマ
スクを準備することで、スクライブ部分のメタル層を容
易に取り除くことができることにより、切断時のゴミに
よる歩留まり低下を防ぐことができる。
は、従来の方法と変わらない機能を維持するために上位
メタル層配線で接続されている。これには、リードライ
トバス線、リダンダンシー用信号線群、等がある。この
とき、スクライブ線１８との交差部分２０を、予め別の
データ層で設計しておくことにより、後に補助チップＢ
をこの部分のスクライブ線で切断するように生産を変更
する際に、交差部分２０を加えないメタルオプションマ
スクを準備することで、スクライブ部分のメタル層を容
易に取り除くことができることにより、切断時のゴミに
よる歩留まり低下を防ぐことができる。
【００２２】このようにして、任意に補助チップＢを切
断可能になると、生産技術が向上して歩留まりが上がる
ことにより補助機能がない場合の方が生産有利になる場
合など、つまり、補助機能が不要になったときに容易に
削除することができる。これは、ステッパーのシャッタ
ーで露光範囲を調節したり、面付けの違うマスクを準備
したりして、本チップＡのみを生産することにより、可
能となる。
断可能になると、生産技術が向上して歩留まりが上がる
ことにより補助機能がない場合の方が生産有利になる場
合など、つまり、補助機能が不要になったときに容易に
削除することができる。これは、ステッパーのシャッタ
ーで露光範囲を調節したり、面付けの違うマスクを準備
したりして、本チップＡのみを生産することにより、可
能となる。
【００２３】〔計算例〕以下、リダンダンシー機能を有
する半導体記憶装置に関して、従来方式と本発明による
方式とを比較する。計算条件は、８インチウェハを仮
定すること、リダンダンシー救済率を９５％と仮定す
ること、完全良品率とリダンダンシー救済率以外は考
慮しないこと（テスト費用等は考慮しない）、である。
また、本発明においては、リダンダンシー用回路を設け
ないものとする。
する半導体記憶装置に関して、従来方式と本発明による
方式とを比較する。計算条件は、８インチウェハを仮
定すること、リダンダンシー救済率を９５％と仮定す
ること、完全良品率とリダンダンシー救済率以外は考
慮しないこと（テスト費用等は考慮しない）、である。
また、本発明においては、リダンダンシー用回路を設け
ないものとする。
【００２４】〔例１〕完全良品率が７０％の場合 従来方式では、チップサイズを４ｍｍ×８ｍｍとする
と、有効チップ数は８５０個／枚である。完全良品数
は、８５０個×０．７＝５９５個である。リダンダンシ
ー救済品数は、（８５０−５９５）×０．９５＝２４２
個である。合計は、５９５＋２４２＝８３７個である。
本発明では、チップサイズを３．７ｍｍ×８ｍｍとする
と、有効チップ数は９２４個／枚である。完全良品数
は、９２４個×０．７＝６４６個である。したがって、
８３７個＞６４６個で、従来方式の方が多い。
と、有効チップ数は８５０個／枚である。完全良品数
は、８５０個×０．７＝５９５個である。リダンダンシ
ー救済品数は、（８５０−５９５）×０．９５＝２４２
個である。合計は、５９５＋２４２＝８３７個である。
本発明では、チップサイズを３．７ｍｍ×８ｍｍとする
と、有効チップ数は９２４個／枚である。完全良品数
は、９２４個×０．７＝６４６個である。したがって、
８３７個＞６４６個で、従来方式の方が多い。
【００２５】〔例２〕完全良品率が９２％の場合 従来方式では、チップサイズを４ｍｍ×８ｍｍとする
と、有効チップ数は８５０個／枚である。完全良品数
は、８５０個×０．９２＝７８２個である。リダンダン
シー救済品数は、（８５０−７８２）×０．９５＝６４
個である。合計は、７８２＋６４＝８４６個である。本
発明では、チップサイズを３．７ｍｍ×８ｍｍとする
と、有効チップ数は９２４個／枚である。完全良品数
は、９２４個×０．９２＝８５０個である。したがっ
て、８４６個＜８５０個で、本発明の方が多い。
と、有効チップ数は８５０個／枚である。完全良品数
は、８５０個×０．９２＝７８２個である。リダンダン
シー救済品数は、（８５０−７８２）×０．９５＝６４
個である。合計は、７８２＋６４＝８４６個である。本
発明では、チップサイズを３．７ｍｍ×８ｍｍとする
と、有効チップ数は９２４個／枚である。完全良品数
は、９２４個×０．９２＝８５０個である。したがっ
て、８４６個＜８５０個で、本発明の方が多い。
【００２６】上述の例では、補完機能を必要としない完
全良品が生産できる率（以下、「完全良品率」と称す）
が７０％と低い場合には、従来方式の方が良品数が勝る
が、完全良品率が９２％と高率になると、リダンダンシ
ー用回路を設けなくても本発明の方法が勝ることがわか
る。このように、完全良品率が向上して、補完機能を必
要としなくなった際に補助チップを削除することによ
り、チップサイズが縮小できる。そのことにより、生産
性も向上することができる。
全良品が生産できる率（以下、「完全良品率」と称す）
が７０％と低い場合には、従来方式の方が良品数が勝る
が、完全良品率が９２％と高率になると、リダンダンシ
ー用回路を設けなくても本発明の方法が勝ることがわか
る。このように、完全良品率が向上して、補完機能を必
要としなくなった際に補助チップを削除することによ
り、チップサイズが縮小できる。そのことにより、生産
性も向上することができる。
【００２７】
【発明の効果】本発明の半導体装置によれば、以下の効
果を奏する。第１の効果は、テスト機能・補完機能等の
補助機能が不要になった時点で、このような補助機能を
容易に削除できるようになるということである。その理
由は、テスト機能・補完機能等の補助機能部分を独立配
置することにより、分離可能になるからである。第２の
効果は、本来の機能部分にかかわらず、テスト機能・補
完機能等の補助機能の設計が独立して行えることであ
る。その理由も、テスト機能・補完機能等の補助機能部
分を独立配置することにより、分離可能になるからであ
る。第３の効果は、設計工数の削減が可能になるという
ことである。その理由は、予め性能確認の済んだ製品
を、品質を変えずに、容易にチップサイズを縮小できる
ことにより、開発工数を削減できるからである。
果を奏する。第１の効果は、テスト機能・補完機能等の
補助機能が不要になった時点で、このような補助機能を
容易に削除できるようになるということである。その理
由は、テスト機能・補完機能等の補助機能部分を独立配
置することにより、分離可能になるからである。第２の
効果は、本来の機能部分にかかわらず、テスト機能・補
完機能等の補助機能の設計が独立して行えることであ
る。その理由も、テスト機能・補完機能等の補助機能部
分を独立配置することにより、分離可能になるからであ
る。第３の効果は、設計工数の削減が可能になるという
ことである。その理由は、予め性能確認の済んだ製品
を、品質を変えずに、容易にチップサイズを縮小できる
ことにより、開発工数を削減できるからである。
【図１】 （ａ）は本発明の半導体装置の一実施形態を
示す概略構成図であり、（ｂ）はその拡大図である。
示す概略構成図であり、（ｂ）はその拡大図である。
【図２】 図１の半導体装置における補助機能部分を拡
大して示す概略構成図である。
大して示す概略構成図である。
【図３】 補助機能としてテスト機能を有する従来の半
導体装置の構成例を示す図である。
導体装置の構成例を示す図である。
【図４】 補助機能としてリダンダンシー機能を有する
従来の半導体装置の構成例を示す図である。
従来の半導体装置の構成例を示す図である。
Ａ 本チップ（半導体メモリセル集積回路） Ｂ 補助チップ（リダンダンシー用回路） １ メモリセルアレイ（半導体メモリセル） ２ ロウデコーダー ３ カラムデコーダー ４ センスアンプ １０ ロウリダンダンシー用デコーダーおよびロウリダ
ンダンシー制御回路 １１ ロウリダンダンシー用メモリセルアレイ １２ カラムリダンダンシー用デコーダーおよびカラム
リダンダンシー制御回路 １３ カラムリダンダンシー用メモリセルアレイ １８ スクライブ線
ンダンシー制御回路 １１ ロウリダンダンシー用メモリセルアレイ １２ カラムリダンダンシー用デコーダーおよびカラム
リダンダンシー制御回路 １３ カラムリダンダンシー用メモリセルアレイ １８ スクライブ線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４７１ Ｈ０１Ｌ 27/04 Ａ
Claims (3)
- 【請求項１】 半導体チップ内に、特定の機能を有する
電子回路からなる半導体集積回路が形成されてなる半導
体装置において、 前記半導体集積回路の補完機能やテスト機能等の補助機
能を行う補助回路が設けられ、 該補助回路は、前記半導体チップ内において、前記半導
体集積回路が形成された領域の周辺部分に配置されてい
ることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記半導体集積回路が、半導体メモリセル集積回路であ
り、前記補助回路が、前記半導体メモリセル集積回路の
製造時における不良機能を補うリダンダンシー用回路で
あることを特徴とする半導体装置。 - 【請求項３】 半導体チップ内に、特定の機能を有する
電子回路からなる半導体集積回路が形成されてなる半導
体装置において、 前記半導体集積回路が、半導体メモリセル集積回路であ
り、 前記半導体メモリセル集積回路の製造時における不良機
能を補うリダンダンシー用回路が設けられ、 該リダンダンシー用回路は、複数の半導体メモリセルに
対して１つの割合で設けられていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34814597A JP3204385B2 (ja) | 1997-12-17 | 1997-12-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34814597A JP3204385B2 (ja) | 1997-12-17 | 1997-12-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11186498A true JPH11186498A (ja) | 1999-07-09 |
| JP3204385B2 JP3204385B2 (ja) | 2001-09-04 |
Family
ID=18395059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34814597A Expired - Fee Related JP3204385B2 (ja) | 1997-12-17 | 1997-12-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204385B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1065088A2 (en) | 1999-06-30 | 2001-01-03 | Nissan Motor Company, Limited | Vehicular run control |
| US9082508B2 (en) | 2013-08-30 | 2015-07-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN112530955A (zh) * | 2019-09-18 | 2021-03-19 | 铠侠股份有限公司 | 半导体存储装置 |
-
1997
- 1997-12-17 JP JP34814597A patent/JP3204385B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1065088A2 (en) | 1999-06-30 | 2001-01-03 | Nissan Motor Company, Limited | Vehicular run control |
| US9082508B2 (en) | 2013-08-30 | 2015-07-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN112530955A (zh) * | 2019-09-18 | 2021-03-19 | 铠侠股份有限公司 | 半导体存储装置 |
| CN112530955B (zh) * | 2019-09-18 | 2024-03-19 | 铠侠股份有限公司 | 半导体存储装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3204385B2 (ja) | 2001-09-04 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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