JPH04287369A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、予め複数のベーシック
セルが規則的に配列されて構成されるゲートアレイと、
それを用いた半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】ゲートアレイとは、予め複数のベーシッ
クセルが規則的に配列されたチップをいう。
【０００３】従来のゲートアレイは、チップ内に複数の
ベーシックセルを予め規則的に配列しておき、構成すべ
き回路に応じて各ベーシックセルをコンタクト以降の配
線工程を用いて相互に接続することによって半導体集積
回路装置とする。すなわち、ベーシックセルが存在しな
い部分をチャネル領域とし、当該チャネル領域に各ベー
シックセルを接続する配線を形成するのである。
【０００４】かかるゲートアレイを用いた半導体集積回
路装置は、チャネル領域に第１配線を形成し、当該第１
配線の上に層間絶縁膜を積層し、さらに当該層間絶縁膜
の上に第２配線を形成することによって形成される。
【０００５】
【発明が解決しようとする課題】しかしながら、ゲート
アレイを用いた半導体集積回路装置は、開発期間の短縮
化を目的としているが、近年ではさらに期間の短縮の要
求が高まっている。かかる要求に応じるために、２層配
線を用いずに１層のみの配線で各ベーシックセルを接続
するものがある。たしかに、配線を１層にすれば、必要
なマスクが少なくなるので開発期間の短縮は可能である
が、配線効率が低下するためチップ面積が増大し、価格
が高くなるという問題点がある。従って、配線を１層の
みにしたものは、動作確認用としてはよいが実際の生産
には不向きである。
【０００６】本発明は上記事情に鑑みて創案されたもの
で、チップ面積を増大させることなく、しかも開発に要
する期間をより短縮することができるゲートアレイ及び
半導体集積回路装置の製造方法を提供することを目的と
している。
【０００７】
【課題を解決するための手段】請求項１に係るゲートア
レイは、規則的に配列された複数のベーシックセルの間
のチャネル領域にベーシックセルの接続に用いられる第
１配線が予め形成されている。また、請求項２及び３に
係るゲートアレイは、第１配線は複数のベーシックセル
が並ぶことによって形成されたセル列に対して平行又は
垂直に形成されている。さらに、請求項４に係る半導体
集積回路装置の製造方法は、規則的に配列された複数の
ベーシックセルの間のチャネル領域に第１配線が予め形
成された複数個半導体集積回路装置の製造方法であって
、構成すべき回路の設計データに応じて前記第１配線を
切断する工程と、第１配線の上に積層された層間絶縁膜
の上にスルーホールを介して第１配線又はベーシックセ
ルと接続される第２配線を形成する工程とを備えている
。
【０００８】
【実施例】図１は第１の発明に係るゲートアレイのチッ
プの部分拡大平面図、図２はこのゲートアレイを用いた
半導体集積回路装置の製造方法を示す部分拡大平面図、
図３はこのゲートアレイを構成するチップの平面図であ
る。なお、以下の説明では、セル列に沿った方向をＸ方
向、それに直交する方向をＹ方向と称するものとする。
【０００９】本実施例に係るゲートアレイは、複数のチ
ップＴがウエハ上にマトリクス状に形成されており、各
チップＴは図３に示すように複数のベーシックセル１０
０　からなる５つのセル列２００　と、このセル列２０
０を取り囲むようにチップＴの外周縁部に配置されたＩ
／Ｏパッド６００　とが形成されている。
【００１０】各チップＴのセル列２００　は、Ｘ方向を
向いて形成されており、各セル列２００　の間はチャネ
ル領域３００　となっている。いわゆるチャネル固定形
ゲートアレイである。なお、セル列２００　とは、複数
のベーシックセル１００　がＸ方向に並んだものをいい
、各セル列２００の長手方向には、電源ラインＶｃｃ及
びグランドＧＮＤが形成されている。また、チャネル領
域３００　には、互いに独立した７本の第１配線４００
Ａ〜４００Ｇがセル列２００　に対して平行に、すなわ
ちＸ方向を向いて形成されている。
【００１１】なお、図１及び図２では、５つのセル列２
００Ａ〜２００Ｅのうち、２つのセル列２００Ａ、２０
０Ｂのみが示されている。しかも、各セル列２００Ａ、
２００Ｂを構成する複数のベーシックセル１００　のう
ち３つずつのベーシックセル１００ＡＬ　、１００ＡＣ
、１００ＡＲ　、１００ＢＬ　、１００ＢＣ　、１００
ＢＲ　のみが示されている。
【００１２】次に、上述したように構成されたゲートア
レイを用いた半導体集積回路装置の製造方法について説
明する。まず、構成すべき回路の設計データに基づいて
第１配線４００Ａ〜４００Ｇの所要箇所（図２では○で
囲って示している）　をレーザビームで切断する。次に
、所要箇所が切断された第１配線４００Ａ〜４００Ｇ及
びセル列２００Ａ、２００Ｂの上に層間絶縁膜　（図示
省略）　を形成する。さらに、前記設計データに基づい
たマスク　（図示省略）　によって層間絶縁膜の所要箇
所に第１配線４００Ａ〜４００Ｇに達するスルーホール
　（図示省略）　を形成する。
【００１３】次に、スルーホールが形成された層間絶縁
膜の上に第２配線５００　を形成する。この第２配線５
００　は、第１配線４００　の上に開設されたスルーホ
ールを介して第１配線４００Ａ〜４００Ｇと接続される
とともに、各ベーシックセル１００　のコンタクトの上
に形成されたスルーホールを介して各ベーシックセル１
００　のコンタクトとも接続される。なお、第１配線４
００Ａ〜４００Ｇがセル列２００　に対して平行に形成
されているので、第２配線５００　はセル列２００　に
対して垂直に、すなわちＹ方向に形成されることが多い
。
【００１４】例えば、セル列２００Ａのベーシックセル
１００ＡＲ　のコンタクト１１０ＡＲ　と　　、セル列
２００　Ｂ　のベーシックセル１００ＢＲ　のコンタク
ト１１０ＢＲ　とを接続しなければならないとする。こ
こで、コンタクト１１０ＡＲ　とコンタクト１１０ＢＲ
　とはＹ方向にずれた位置に形成されているため、第２
配線５００　だけでなく、第１配線４００　をも使用し
なければならない。ここでは、第１配線４００Ｃが使用
される。すなわち、第１配線４００Ｃが切断されること
によって形成された４１０Ｃの右端部とコンタクト１１
０ＡＲ　とを第２配線５００Ａで接続し、さらに４１０
Ｃの左端部とコンタクト１１０ＢＲ　とを第２配線５０
０Ｂで接続するのである。
【００１５】なお、上述した実施例では、第１配線４０
０Ａ〜４００Ｇは、セル列２００　に対して平行に形成
するとしたが、セル列２００に対して垂直に形成しても
よい。この場合には、第２配線５００　はセル列２００
　に対して平行に形成されることが多くなる。
【００１６】また、上述した実施例では、第１配線４０
０Ａ〜４００Ｇを層間絶縁膜形成前にレーザビームで切
断するとしたが、本発明がこれに限定されるわけではな
い。例えば、第１配線４００Ａ〜４００Ｇの上に層間絶
縁膜を形成し、当該層間絶縁膜にスルーホールを形成す
ると同時に、切断すべき部分に相当する層間絶縁膜を開
口し、第２配線５００　のエッチング時に前記開口を介
して第１配線４００Ａ〜４００Ｇをエッチングによって
切断することも可能である。なお、上述した実施例では
２層配線としたが、本発明がこれに限定されるわけでは
ない。
【００１７】
【発明の効果】本発明に係るゲートアレイ及び半導体集
積回路装置の製造方法によると、各チップの規則的に配
列された複数のベーシックセルの間のチャネル領域にベ
ーシックセルの接続に用いられる第１配線が予め形成さ
れているので、半導体集積回路装置の製造時に第１配線
を形成する必要がない。従って、従来のものより開発期
間を短縮することが可能になる。また、このゲートアレ
イを用いた本発明に係る半導体集積回路装置の製造方法
によると、第１配線と第２配線との２層配線が可能にな
るから、チップ面積が増大することもない。
【図面の簡単な説明】
【図１】第１の発明に係るゲートアレイのチップの部分
拡大平面図である。
【図２】このゲートアレイを用いた半導体集積回路装置
の製造方法を示す部分拡大平面図である。
【図３】このゲートアレイを構成するチップの平面図で
ある。
【符号の説明】
１００　　　ベーシックセル ２００　　　セル列 ３００　　　チャネル領域 ４００　　　第１配線 ５００　　　第２配線 Ｔ　　　　チップ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　規則的に配列された複数のベーシック
    セルの間のチャネル領域にベーシックセルの接続に用い
    られる第１配線が予め形成されていることを特徴とする
    ゲートアレイ。
  2. 【請求項２】　　前記第１配線は複数のベーシックセル
    が並ぶことによって形成されたセル列に対して平行に形
    成されていることを特徴とする請求項１記載のゲートア
    レイ。
  3. 【請求項３】　　前記第１配線は複数のベーシックセル
    が並ぶことによって形成されたセル列に対して垂直に形
    成されていることを特徴とする請求項１記載のゲートア
    レイ。
  4. 【請求項４】　　規則的に配列された複数のベーシック
    セルの間のチャネル領域に第１配線が予め形成された半
    導体集積回路装置の製造方法において、構成すべき回路
    の設計データに応じて前記第１配線を切断する工程と、
    第１配線の上に積層された層間絶縁膜の上にスルーホー
    ルを介して第１配線又はベーシックセルと接続される第
    ２配線を形成する工程とを具備したことを特徴とする半
    導体集積回路装置の製造方法。
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