JPS61108147A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61108147A JPS61108147A JP23162584A JP23162584A JPS61108147A JP S61108147 A JPS61108147 A JP S61108147A JP 23162584 A JP23162584 A JP 23162584A JP 23162584 A JP23162584 A JP 23162584A JP S61108147 A JPS61108147 A JP S61108147A
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- JP
- Japan
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- semiconductor
- elements
- semiconductor element
- process evaluation
- dicing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、たとえばシリコンウェーハ上に形成される
半導体素子の配置が改良された半導体装置に関するもの
である。
半導体素子の配置が改良された半導体装置に関するもの
である。
[従来の技術]
半導体装置は、たとえばシリコンウェーハ上に、多数の
半導体素子が形成され、各素子間はダイシングラインで
区画された構造になっている。
半導体素子が形成され、各素子間はダイシングラインで
区画された構造になっている。
第3図は、従来のこのような半導体装置の部分平面図で
あり、また、第4図は、第3図の線IV−■に沿う拡大
部分断面図である。
あり、また、第4図は、第3図の線IV−■に沿う拡大
部分断面図である。
第3図および第4図を参照して、従来の半導体装置の説
明をする。たとえばシリコンの単結晶で構成された半導
体基板(ウェーハ)1上には、複数の半導体素子2およ
び3が形成されている。半導体素子2は、たとえば集積
回路素子で、この半導体素子2が目的とする半導体素子
である。また、半導体素子3は、目的とする半導体素子
とは異なる、半導体素子の形成プロセスを評価すること
等を目的としたプロセス評価用等半導体素子である。
明をする。たとえばシリコンの単結晶で構成された半導
体基板(ウェーハ)1上には、複数の半導体素子2およ
び3が形成されている。半導体素子2は、たとえば集積
回路素子で、この半導体素子2が目的とする半導体素子
である。また、半導体素子3は、目的とする半導体素子
とは異なる、半導体素子の形成プロセスを評価すること
等を目的としたプロセス評価用等半導体素子である。
目的とする半導体素子2およびプロセス評価用等半導体
素子3は、共に、半導体基板1上に、絶縁膜4、アルミ
ニウム等の低抵抗材からなる導電膜5、半導体素子の最
上部に配置される耐湿性等の性質を有する保護rlA6
の積層構造になっている。
素子3は、共に、半導体基板1上に、絶縁膜4、アルミ
ニウム等の低抵抗材からなる導電膜5、半導体素子の最
上部に配置される耐湿性等の性質を有する保護rlA6
の積層構造になっている。
そして、従来の半導体装置では、目的とする半導体素子
2およびプロセス評価用等半導体素子3は、それぞれダ
イシングライン7によって相互に区切られている。なお
、このダイシングライン7は、目的とする半導体素子2
が完成後、該目的とする半導体素子2を個別のチップに
切断する時に必要なラインである。そのため、ダイシン
グライン7の幅は、所定のダイシング方法に要求される
幅に規定されている。
2およびプロセス評価用等半導体素子3は、それぞれダ
イシングライン7によって相互に区切られている。なお
、このダイシングライン7は、目的とする半導体素子2
が完成後、該目的とする半導体素子2を個別のチップに
切断する時に必要なラインである。そのため、ダイシン
グライン7の幅は、所定のダイシング方法に要求される
幅に規定されている。
[発明が解決しようとする問題点]
ところが、上述のような従来の半導体装置では、プロセ
ス評価用等半導体素子3も、目的とする半導体素子2と
同様に、ダイシングライン7で区画された1つのスペー
ス上に形成されており、半導体素子が完成した後のダイ
シング段階においても、目的とする半導体素子2と同様
に個別のチップに切り離されていた。
ス評価用等半導体素子3も、目的とする半導体素子2と
同様に、ダイシングライン7で区画された1つのスペー
ス上に形成されており、半導体素子が完成した後のダイ
シング段階においても、目的とする半導体素子2と同様
に個別のチップに切り離されていた。
しかしながら、プロセス評価用等半導体素子3は、その
名称からも明らかなように、半導体素子の製造段階にお
けるプロセスを評価するため等には不可欠である反面、
目的とする半導体素子2が完成後は特に必要なものでは
ない。したがって、完成された半導体装置において、プ
ロセス評価用等半導体素子3の占有面積を減らし、目的
とする半導体素子2のための占有面積を増やしてその数
を増加させ、生産効率を向上させることが望まれていた
。
名称からも明らかなように、半導体素子の製造段階にお
けるプロセスを評価するため等には不可欠である反面、
目的とする半導体素子2が完成後は特に必要なものでは
ない。したがって、完成された半導体装置において、プ
ロセス評価用等半導体素子3の占有面積を減らし、目的
とする半導体素子2のための占有面積を増やしてその数
を増加させ、生産効率を向上させることが望まれていた
。
[問題点を解決するための手段]
この発明は、上述の要望に応えるものであって、簡単に
言えば、プロセス評価等を目的とする半導体素子を、ダ
イシングライン上に配置するように構成したものである
。
言えば、プロセス評価等を目的とする半導体素子を、ダ
イシングライン上に配置するように構成したものである
。
[作用]
ダイシングライン上に配置されたプロセス評価用等半導
体素子は、半導体素子の製造段階においては、その製造
プロセスを評価するため等に利用される。一方、目的と
する半導体素子が完成後においては、プロセス評価用等
半導体素子はその必要性がないから、ダイシング時に、
ダイシングラインとともに粉砕や切断等される。
体素子は、半導体素子の製造段階においては、その製造
プロセスを評価するため等に利用される。一方、目的と
する半導体素子が完成後においては、プロセス評価用等
半導体素子はその必要性がないから、ダイシング時に、
ダイシングラインとともに粉砕や切断等される。
[実施例]
以下には、図面を参照して、一実施例の説明をする。
第1図は、この発明の一実施例の部分平面図であり、ま
た、第2図は、第1図の線ト」に沿う拡大部分断面図で
ある。
た、第2図は、第1図の線ト」に沿う拡大部分断面図で
ある。
この実施例の特徴は、目的とする各半導体素子2を区画
するダイシングライン7上に、プロセス評価用等半導体
素子3を設けたことである。このように、プロセス評価
用等半導体素子3を、目的とする半導体素子2と同様に
ダイシングライン7で区画されるスペースに設けず、ダ
イシングライン7そのものの上に設ければ、プロセス評
価用等半導体素子3のための特別のスペース等が不要と
なり、同一面積の半導体基板1上により多くの、目的と
する半導体素子2の集約配置が可能になる。
するダイシングライン7上に、プロセス評価用等半導体
素子3を設けたことである。このように、プロセス評価
用等半導体素子3を、目的とする半導体素子2と同様に
ダイシングライン7で区画されるスペースに設けず、ダ
イシングライン7そのものの上に設ければ、プロセス評
価用等半導体素子3のための特別のスペース等が不要と
なり、同一面積の半導体基板1上により多くの、目的と
する半導体素子2の集約配置が可能になる。
また、プロセス評価用等半導体素子3を配置するために
、ダイシングライン7の幅を従来のものに比べて拡げる
必要はない。というのは、ダイシングライン7の幅は、
ダイシングの際に万−成る半導体素子2の成る層に亀裂
が生じた場合、その亀裂が隣接する半導体素子2にも達
しないように、十分な幅がとられている。そして、用在
の半導体製造技術においては、このような幅のダイシン
グライン上にプロセス評価用等半導体素子3を配置する
ことは、さして困難なことではないからである。
、ダイシングライン7の幅を従来のものに比べて拡げる
必要はない。というのは、ダイシングライン7の幅は、
ダイシングの際に万−成る半導体素子2の成る層に亀裂
が生じた場合、その亀裂が隣接する半導体素子2にも達
しないように、十分な幅がとられている。そして、用在
の半導体製造技術においては、このような幅のダイシン
グライン上にプロセス評価用等半導体素子3を配置する
ことは、さして困難なことではないからである。
なお、プロセス評価用等半導体素子3は、前述のように
、その性質上、半導体素子の製造段階において用いられ
、半導体素子完成後は特に必要がなくなるので、ダイシ
ング時にダイシングライン7とともに粉砕されても何ら
問題はない。
、その性質上、半導体素子の製造段階において用いられ
、半導体素子完成後は特に必要がなくなるので、ダイシ
ング時にダイシングライン7とともに粉砕されても何ら
問題はない。
また、目的とする半導体素子2とプロセス評価用等半導
体素子3との間は、第2図に示すようにダイシングライ
ン7によって各層間は切断されているので、ダイシング
の際に、プロセス評価用等の半導体素子3の成る層で亀
裂が生じても、その亀裂が他の半導体素子2の層まで拡
大することはない。
体素子3との間は、第2図に示すようにダイシングライ
ン7によって各層間は切断されているので、ダイシング
の際に、プロセス評価用等の半導体素子3の成る層で亀
裂が生じても、その亀裂が他の半導体素子2の層まで拡
大することはない。
なお、第1図および第2図において、そのほかの構成部
分は、第3図および第4図に示す従来装置と同様であり
、同一または相当する部分には同一番号を付し、ここで
の説明は省略する。
分は、第3図および第4図に示す従来装置と同様であり
、同一または相当する部分には同一番号を付し、ここで
の説明は省略する。
上述したこの実施例では、目的とする半導体素子2とプ
ロセス評価用等半導体素子3の2種類の半導体素子を含
む半導体装置について説明をしたが、目的とする半導体
素子が多層構造を有し、分離を必要とするものであれば
いかなる種類のものであっても適用することができる。
ロセス評価用等半導体素子3の2種類の半導体素子を含
む半導体装置について説明をしたが、目的とする半導体
素子が多層構造を有し、分離を必要とするものであれば
いかなる種類のものであっても適用することができる。
[発明の効果]
以上のように、この発明によれば、ダイシングライン上
に、プロセス評価用等の製造段階で必要な半導体素子を
配置することにより、完成時の目的とする半導体素子の
集約化が可能となる。それによって、半導体素子の生産
効率の向上化が図れる。
に、プロセス評価用等の製造段階で必要な半導体素子を
配置することにより、完成時の目的とする半導体素子の
集約化が可能となる。それによって、半導体素子の生産
効率の向上化が図れる。
また、ダイシングライン上にプロセス評価用等の半導体
素子を配置したことにより、ダイシングラインが該評価
用等の半導体素子によって1分されるので、目的とする
半導体素子間は、ダイシングライン、評価用等半導体素
子、ダイシングラインによって区画されており、その結
果、目的とする半導体素子間のダイシングに際し、半導
体素子の成る層が亀裂を生じても隣接する目的とする半
導体素子の該当層まで亀裂が達せず、チップ化された目
的とする半導体素子の信頼性が向上づる。
素子を配置したことにより、ダイシングラインが該評価
用等の半導体素子によって1分されるので、目的とする
半導体素子間は、ダイシングライン、評価用等半導体素
子、ダイシングラインによって区画されており、その結
果、目的とする半導体素子間のダイシングに際し、半導
体素子の成る層が亀裂を生じても隣接する目的とする半
導体素子の該当層まで亀裂が達せず、チップ化された目
的とする半導体素子の信頼性が向上づる。
第1図は、この発明の一実施例の半導体装置の部分平面
図である。第2図は、第1図の線1[−1fに沿う拡大
部分断面図である。第3図は、従来の半導体装置の部分
平面図である。第4図は、第3図の線]V−IVに沿う
拡大部分断面図である。 図において、1は半導体基板、2は目的とする半導体素
子、3はプロセス評価用等半導体素子、4は絶縁膜、5
は導電膜、6は保護膜、7はダイシングラインを示す。
図である。第2図は、第1図の線1[−1fに沿う拡大
部分断面図である。第3図は、従来の半導体装置の部分
平面図である。第4図は、第3図の線]V−IVに沿う
拡大部分断面図である。 図において、1は半導体基板、2は目的とする半導体素
子、3はプロセス評価用等半導体素子、4は絶縁膜、5
は導電膜、6は保護膜、7はダイシングラインを示す。
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成された、複数の、目的とする半導
体素子と、前記目的とする半導体素子とは異なるプロセ
ス評価等を目的とする半導体素子とを含み、前記複数の
目的とする半導体素子間は所定の幅のダイシングライン
によって区画されている半導体装置において、 前記プロセス評価等を目的とする半導体素子を、前記ダ
イシングライン上に配置したことを特徴とする、半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23162584A JPS61108147A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23162584A JPS61108147A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61108147A true JPS61108147A (ja) | 1986-05-26 |
Family
ID=16926436
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23162584A Pending JPS61108147A (ja) | 1984-10-31 | 1984-10-31 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61108147A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6338239A (ja) * | 1986-08-04 | 1988-02-18 | Nec Kyushu Ltd | 半導体装置の製造方法 |
JP2012164872A (ja) * | 2011-02-08 | 2012-08-30 | Denso Corp | 半導体装置の製造方法 |
-
1984
- 1984-10-31 JP JP23162584A patent/JPS61108147A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6338239A (ja) * | 1986-08-04 | 1988-02-18 | Nec Kyushu Ltd | 半導体装置の製造方法 |
JP2012164872A (ja) * | 2011-02-08 | 2012-08-30 | Denso Corp | 半導体装置の製造方法 |
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