KR960014461B1 - 반도체 장치 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 장치 및 그 제조방법

제1(a)도는 종래 기술에 의한 수지-시일 타입 반도체 장치의 일실시예 구조를 나타낸 도면.

제1(b)도는 제1(a)도의 화살표 방향에 따라 취해진 1b-1b선의 절단면을 나타낸 도면.

제2(a)도는 종래 기술에 의한 수지-시일 타입 반도체 장치의 다른 실시예 구조를 나타낸 도면.

제2(b)도는 제2(a)도의 화살표 방향에 따라 취해진 2b-2b선의 절단면을 나타낸 도면.

제3(a)도는 종래 실시예에서 제시된 슬릿 양 끝단에서 발생된 크랙을 촬영한 사진.

제3(b)도는 종래 금속배선의 방향 전환시 코너 부분에서 발생된 크랙을 촬영한 사진.

제4도는 본 발명의 일실시예에 따른 반도체 장치의 슬릿 구조를 확대하여 나타낸 평면도.

제5도는 본 발명의 다른 실시예에 따른 반도체 장치의 금속배선 구조를 확대하여 나타낸 평면도.

제6도는 본 발명에서 제안된 슬릿을 사용하여 디자인 된 넓은 금속 배선을 나타낸 평면도이다.

본 발명은 수지-시일타입의 일반적인 반도체 장치에 관한 것으로, 보다 상세하게는 대면적을 갖는 반도체 장치의 적절한 슬릿 구조 및 금속배선 구조에 관한 것이다.

수지-시일 타입 반도체 장치의 반도체 펠럿(pellet)이 리드 플레임 상에 부착되도록 제조되며, 와이어 본딩 처리후 에폭시계 수지와 같은 합성 수지를 이용하여 상기 장치에 봉합처리 하도록 되어 있다.

통상적으로 알려진 수지-시일 타입의 반도체 장치를 보다 상세하게 기술하면 아래와 같다. 즉, 실리콘 기판과, 상기 실리콘 기판 상부 및 엘리먼트(element) 영역 주변에 형성된 필드 산화막 필름과, 상기 엘리먼트 영역 상에 형성된 모스 트랜지스터와, 상기 필드 산화막 상에 증착된 내부층 절연막 필름과, 상기 엘리먼트 영역으로부터 연장디도록 형성된 와이어링층인 금속배선과, 상기 금속배선과 연결하기 위한 본딩 패드부로 구성되어 상기 와이어링 층은 상기 절연층 필름 상에 형성되고, 보호막 필름은 본딩 패드용 창을 제외한 구조의 상측 표면 상에 증착되어 있다. 상기 본딩 패드용 창은 본딩 패드 부분 위의 이와 대응되는 상기 보호막 필름영역에 형성된다.

상술된 구조를 갖는 종래 반도체소자는 주변 온도의 갑작스런 변화로 인하여 시일링 수지에 의한 스트레스를 받기 쉽다. 그 결과 보호막 필름에 크랙이 빈번하게 발생하게 되며, 이와 동시에 보호막 필름 아래의 금속배선에서 변형 및 와이어 깨짐 등과 같은 문제점이 발생하게 된다. 또 다른 문제로는 상기 절연층 필름과 필드산화막 필름에 대한 크랙의 전파(propagation)를 들 수 있는데 이것은 제조공정에서 수율저하를 초래하게 한다.

이에 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 스트레스로 인한 보호막 필름의 크랙 발생 및 와이어 파손과 같은 바람직하지 못한 현상을 방지할 수 있는 슬릿 및 금속배선 구조를 갖는 반도체 장치 및 그 제조방법을 제공함에 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체장치 제조방법의 제1특징은 스트레스를 제거하기 위하여 반도체 표면의 금속배선부에 슬릿을 형상하되 상기 슬릿의 양끝단 폭을 중간 부분 보다 넓게 형성하는 것이다.

상기 제1특징을 갖는 반도체 장치는 수지로 봉합된 반도체 표면에 금속배선부를 갖는 반도체 장치에 있어서, 상기 장치에 분배되는 스트레스를 흡수하기 위하여 상기 금속배선부에 양끝단 폭이 중간 부분보다 넓도록 형성된 적어도 하나의 슬릿이 구성되고, 이때 상기 슬릿의 각각은 금속 배선부 사이드에 대해 서로 평행하게 배치된 구조를 갖는다.

한편, 본 발명에 의한 반도체장치 제조방법의 제2특징인 금속배선의 길이가 수천 ㎛ 이상일 경우 크랙을 제거하기 위하여 반도체 표면의 금속배선부에 적어도 하나의 홀을 형성하는 것이다.

상기 제2특징을 갖는 반도체 장치는 수지로 봉합된 반도체 표면에 금속배선부를 갖는 반도체 장치에 있어서, 상기 배선의 방향 전환시 발생되는 크랙을 방지하기 위하여 상기 배선에 적어도 하나의 홀이 형성된 구조를 갖는다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 이해를 돕기 위하여 종래 반도체 장치의 일반적인 성질과 한계점을 먼저 간략하게 기술한다. 제1(a)도는 종래 기술에 의한 수지-시일 타입 반도체 장치의 일실시예 구조를 나타낸 도면이며, 제1(b)도는 제1(a)도의 화살표 방향에 따라 취해진 1b-1b선의 절단면을 나타낸 도면이다. 상기 도면에서 언급된 바와 같이 필드 산화막 필름(2)이 p-타입의 실리콘 기판 상에 형성되어 있고, 상기 필드 산화막 필름에 의해 둘러싸여진 (도시되지 않은) 엘리먼트(element)상에는 예컨대, n-채널 모스 트랜지스터가 형성되어 있다. 엘리먼트 영역으로부터 연장된 알루미늄 배선층(4)과 상기 배선층(4)에 연결하기 위한 본딩 패드 부분(5)은 그들 사이에 삽입된 CVD 산화막 필름과 같은 형태로 내부층(interlayer) 절연막 필름(3)위에 형성되어 있다. 상기 패턴이 형성된 기판 전면에는 보호막 필름(6)이 본딩 패드 창(7)을 제외한 부분에 증착되어 있다. 상기 본딩 패드 창(7)은 본딩 패드 부분(5)에 대응되는 보호막 필름(6) 부분에 형성되어 있다.

상술된 바와 같은 구조를 갖는 반도체 장치에서, 특히 25mm²또는 rm 이상의 칩사이즈나 칩사이즈를 가질 경우에는 보호막 필름(6)의 본딩 패드를 위한 창부분과 알루미늄 배선(4) 부분이 주변부의 갑작스런 온도변화로 인하여 봉합수지(9)에 의한 스트레스를 받기 쉽다. 결과적으로 크랙이 발생하게 되는데, 그러한 크랙현상은 특히 펠럿의 네 코너 부분과 넓은 폭의 금선배선에서 더 많이 나타난다. 즉, 금속의 열팽창계수가 인접한 산화막 보다 월등히 크므로 금속배선(4) 형성후 후속 열처리 공정에 의하여 강한 스트레스를 발생시키게 되고, 이때 발생된 스트레스가 보호막 필름(6)의 크랙을 유발하게 되는 것이다. 뿐만 아니라 크랙 발생과 더불어 보호막 필름(6) 아래에 형성된 금속배선(4)의 변경이 발생되기도 하며, 더 심한 경우에는 배선 깨짐과 같은 문제들이 야기되기도 한다.

이와같은 문제점들을 방지하기 위한 한 방편으로는 금속의 배선폭이 수십 ㎛ 이상이 될 경우 배선방향과 평행하게 슬릿을 삽입하여 스트레스를 완화시키므로써 크랙발생을 억제시키고 있는데, 상기 기술은 미국 특허 4, 654, 692에 공지되어 있다. 상기 기술에 의거한 반도체 장치는 제2(a)도 및 제2(b)도에 도시해 놓았다.

제2(a)도는 종래 기술에 의한 수지-시일 타입 반도체 장치의 다른 실시예의 구조를 나타낸 도면이며, 제2(b)도는 제2(a)도의 화살표 방향에 따라 취해진 2b-2b선의 절단면을 나타낸 도면이다. 상기 도면에서 언급된 구조와 제1도에서 언급된 구조는 아래의 점에서 다르다. 즉, 금속배선부(4)에 하나 또는 그 이상의 슬릿이 적당한 특정 공간에 제공되어 있고, 그 각각의 슬릿(8)들은 상기 금속배선부에 평행하게 배치되어 있다. 이러한 슬릿(8)드은 상기 금속배선부(4) 형성과 동사에 에칭에 의해 형성된다. 이때 상기 슬릿(8)은 그들의 수, 모양(shap), 및 공간간격등이 상기 반도체 장치의 면적과 상기 시일링 수지(9)의 두께와 같은 요인드에 따라 디자인 된다.

그러나 상술된 바와 같은 구조를 갖도록 슬릿을 형성할시에도 아래에 제시된 바와 같은 문제점은 여전히 드러나게 된다. 즉, 슬릿(8) 폭이 좁게 형성되면 슬릿 내부에 보호막 필름(6)이 증착(deposition)되는 특성이 나빠져 상기 보호막 필름(6)의 두께 균일성이 떨어지게 되고, 금속배선의 작은 스트레스에 의해서도 쉽게 크랙이 발생하게 된다. 또한, 슬릿(8) 폭이 넓게 형성되면 유효 금속 폭(width)이 작아지게 되어 실 배선의 폭이 확장되어야 하므로 배선에 필요한 영역이 늘어나게 된다. 뿐만 아니라 슬릿(8)의 코너 부분에서 보호막 필름(6)의 두께가 얇아지게 되므로 크랙이 발생될 가능성이 쉽게 해소되지 않는다. 제3도에서는 이러한 직사각형 슬릿(8)을 이용하여 반도체 장치를 형성하였을 경우 상기 원인에 의하여 크랙이 발생한 것을 실험결과로 제시해 놓은 것이다.

종래의 수지-시일 반도체 장치에 수반되는 상술된 문제와 한계점들을 본 발명에서는 제4도와 제5도에서 언급된 실시예를 통하여 극복하였다. 상기 실시예에서 제시된 슬릿(18)은 제2(a)도의 C부분에서 서로 평행하게 배열되어 있는 직사각형 슬릿을 변형한 형태를 나타낸 것이다.

먼저, 제4도를 참조하여 설명하면 아래와 같다. 제4도는 금속배선이 수십 ㎛ 이상의 폭(width)을 갖는 경우 적용되는 본 발명의 일실시예에 따른 반도체 장치의 슬릿구조를 확대하여 나타낸 평면도를 도시해 놓은 것이다.

상기 도면에서 언급된 바와 같이 일실시예에서 제안된 슬릿(18)은 슬릿의 양 끝단 넓이를 중간 부분보다 넓게 형성하여 보호막 필름(6) 도포시 슬릿 내부에 균일한 두께의 보호막 필름이 증착되록 하였으며, 넓게 형성된 슬릿 양 끝단은 90°각도의 코너(coner) 부위가 발생하지 않도록 456°각도로 테이퍼(taper) 처리를 하여 코너 부분에서 보호막 필름이 얇아지는 것을 방지하였다. 그 결과 상기 보호막(6)에서 발생되던 크랙 현상을 방지할 수 있게 된다. 이때 상기 슬릿(18)은 적어도 하나 이상의 공간에 분리된 상태로 서로 평행하게 금속배선부(4)에 형성되도록 배열되어 있다.

다음으로, 이와는 다른 관점에서 금속배선의 폭이 10㎛ 내외의 중간정도 폭을 갖을 경우를 고려해 보고자 한다. 이 경우 금속배선에서는 크랙이 발생하지 않으나 배선의 방향 전환시 코너 부분에서는 크랙이 발생하게 된다. 이러한 현상은 금속배선의 길이가 길어질수록 더욱 심해지게 된다. 그 결과는 제3(b)도 및 표1에 도시해 놓았다. 제3(b)도는 배선의 방향 전환시 코너 뿐에서 크랙이 발생한 것을 나타낸 것이며, 아래에 도시한 표1. 은 금속배선의 길이에 따른 크랙발생 확률을 나타낸 것이다.

상기 (표1)의 결과로부터 금속배선의 길이가 1500㎛을 넘어설 경우 크랙이 발생될 확률이 점점 증가됨을 알 수 있다.

이러한 현상을 방지하기 위하여 제5에서도는 금속배선의 수천 ㎛ 이상의 길이를 가질 경우, 본 발명의 다른 실시예로서 새로운 금속배선 구조를 제안하고 있다.

즉, 금속배선 중간에 홀(10)을 적어도 하나 형성하였으며, 상기 홀(10) 내부의 코너 부분은 45°각도로 테이퍼처리하여 상기 홀 내부가 팔각형 모양을 가지도록 구성하였다. 따라서 상기 금속배선부는 홀이 형성된 부분이 그렇지 않은 부분보다 넓은 폭을 가지게 된다. 그 결과, 금속배선의 길이에 이한 영향에 의하여 발생되는 크랙을 억제할 수 있게 된다.

한편, 제6도는 상기 일실시예에서 제안된 구조의 슬릿을 이용하여 넓은 폭을 갖는 금속배선을 설계해 놓은 것이다.

상술된 바와 같은 본 발명에 따르면, 1) 금속배선의 폭이 수십 ㎛ 이상일 경우 온도변화에 의해서 금속배선에서 발생되는 스트레스를 반도체 장치의 금속배선부에 양 끝단이 중간 부분보다 더 넓게 구성된 슬릿을 형성하므로써 없앨 수 있게 된다. 이때 상기 슬릿은 상기 양끝단이 45°각도로 테이퍼 처리되고 상기 금속배선부에 평행하게 배치되어 진다. 그 결과, 보호막 필름에서의 크랙 발생을 방지할 수 있게 된다. 2) 금속배선의 길이가 수천 ㎛ 이상일 경우 배선의 방향 전환시 코너 부분에서 발생되는 스트레스를 금속배선 중간에 적어도 하나의 홀을 형성하므로써 없앨 수 있게 된다. 이때 상기 홀의 내부는 45°각도로 테이퍼 처리되어 팔각형 형상을 갖도록 형성되어 진다. 그 결과, 긴 금속배선에서 발생되는 크랙을 방지할 수 있게 된다.

Claims (7)

1. 수지로 봉합된 반도체 표면에 금속배선부를 갖는 반도체 장치에 있어서, 상기 장치에 분배되는 스트레스를 흡수하기 위하여 상기 금속배선부에 저거도 하나의 슬릿을 형성하되 상기 슬릿의 양끝단 폭이 중간 부분보다 넓게 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
2. 수지로 봉합된 반도체 표면에 금속배선부를 갖는 반도체 장치에 있어서, 상기 장치에 분배되는 스트레스를 흡수하기 위하여 상기 금속배선부에 양 끝단 폭이 중간 부분보다 넓도록 형성된 적어도 하나의 슬릿이 구성되고, 상기 슬릿의 각각은 금속 배선부 사이드에 대해 서로 평행하게 배치된 것을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 슬릿은 넓게 형성된 양끝단의 코너 부분이 45°각도로 테이퍼지도록 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
4. 수지로 봉합된 반도체 표면에 금속배선부를 갖는 반도체 장치에 있어서, 상기 금속배선이 수천 ㎛ 이상의 길이를 가질 경우 상기 배선의 방향 전환시 발생되는 크랙을 방지하기 위하여 상기 배선에 적어도 하나의 홀이 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
5. 수지로 봉합된 반도체 표면에 금속배선부를 갖는 반도체 장치에 있어서, 상기 금속배선이 수천 ㎛ 이상의 길이를 가질 경우 상기 배선의 방향 전환시 발생되는 크랙을 방지하기 위하여 상기 배선에 적어도 하나의 홀이 구성되고, 상기 홀의 각각은 금속배선부에 서로 일정간격을 두고 연속적으로 배치된 것을 특징으로 하는 반도체 장치.
6. 제4항에 있어서, 상기 금속배선부는 홀이 형성된 부분의 금속배선부가 다른 부분의 금속배선부 보다 넓은 폭을 가지도록 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
7. 제4항에 있어서, 상기 복수개의 상기 홀 내부의 코너 부분을 45°각도로 테이퍼지도록 하여 팔각형 모양을 가지도록 형성되는 것을 특징으로 하는 반도체 장치 제조방법.