JP2506383B2 - 大規模集積回路およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 ウエハ規模の大規模集積回路に関し， 所望の集積回路が形成されたチップのうちから良品を
選別し，これをウエハ規模に再配列して相互に結線して
大規模集積回路を構成する方式にもとづき，ウエハ規模
集積回路を提供可能とすることを目的とし， シリコンウエハ上にエピタキシャル成長した炭化珪素
薄膜に通常のチップ単位で集積回路を形成し，試験を行
ったのちチップに分離し，選別された所望の集積回路を
有する良品チップを，シリコンに対するエッチング剤に
よってエッチングされ難い絶縁性の表面を有する基板
に，炭化珪素薄膜が基板に対向するようにして配列した
のち接着してから，シリコンウエハを選択的にエッチン
グし，残った炭化珪素薄膜片の裏面に露出したパッド用
の拡散層に配線を行って，異なる炭化珪素薄膜片に形成
されたチップ単位の各集積回路間を相互に接続すること
により構成される。

〔産業上の利用分野〕

本発明はウエハ規模の大規模集積回路に係り，とくに
所望の集積回路が形成されたチップを基板上に配列・固
定し，該チップ間を相互接続して成る大規模集積回路に
関する。

〔従来の技術〕

チップ内における回路の集積度に比べ，集積回路パッ
ケージ内における配線や，印刷配線基板上における集積
回路パッケージ間の配線の集積度は極めて低い。したが
って，できるだけ大面積のチップを用いることが，集積
度を上げる為に有利であることは論を待たない。仮に，
ウエハを一つの基板として回路が形成されたとすると，
数百チップもしくはパッケージ分以上の回路が集積され
たことになり，これは同数のパッケージを搭載するため
の印刷配線基板の面積に比べ，一桁ないし二桁の高集積
化が可能であると見積もられる。

〔発明が解決しようとする問題点〕

上記の考え方に基づき,WSI（Wafer Scale Integrated
Circuit:ウエハ規模集積回路）と称される方式が，冗
長回路を使用することを前提として提案されたが，実現
されるに至っていない。

これは，シリコンウエハ等の半導体基板に集積回路を
形成する場合，種々の理由により，単位面積当たりある
確率で不良個所が発生する。このために，チップ面積が
大きくなるにしたがって不良個所を含む確立が高くな
り，チップの製造歩留りが低下するためで，現状では，
ウエハ規模の単一半導体基板を用いた集積回路を実用化
するために，解決すべき問題点が多い。

しかしながら，所望の集積回路が形成されたチップの
うちから良品を選別し，これをウエハ規模に再配列して
たのち，これらを相互接続することによって，結線して
大規模集積回路を構成することがWSIを実現する一つの
現実的な方式として考えられる。

本発明は上記の現実的な方式にもとづき，ウエハ規模
集積回路を提供することを目的とする。

〔問題点を解決するための手段〕

上記目的は，シリコンウエハ上に，所定の厚さを有す
る炭化珪素薄膜をエピタキシャル成長させる工程と，該
シリコンウエハ上の領域を区分して定義された複数のチ
ップ領域の各々における炭化珪素薄膜に，トランジスタ
等の能動素子と，該炭化珪素薄膜と等しい深さを有する
パッド用の拡散層とを形成する工程と，該炭化珪素薄膜
上に該能動素子と該パッド用拡散層とを被覆する絶縁層
を形成する工程と，該絶縁層上に，各々の該チップ領域
内の該能動素子間および該能動素子と該パッド用拡散層
間を接続して集積回路を構成するための第一の配線を形
成する工程と，各々の該チップ領域内の該第一の配線に
よって接続された該能動素子から成る集積回路を試験し
て選別する工程と，該シリコンウエハを該チップ領域ご
とに分離して該集積回路が形成されている炭化珪素薄膜
片とシリコン基板部とから成るシリコンチップにする工
程と，選別された該集積回路を有する分離された複数の
シリコンチップを，シリコンのエッチング剤によってエ
ッチングされ難い絶縁材料から成る基板上におけるそれ
ぞれに指定された位置に，該炭化珪素薄膜片が形成され
ている側が該基板に対向するようにして配列したのち接
着する工程と，該基板に接着された各々のシリコンチッ
プにおける該シリコン基板部を選択的に除去することに
より，該能動素子とパッド用拡散層を有する該炭化珪素
薄膜片を残す工程と，該シリコン基板部が除去されて露
出した該炭化珪素薄膜片の裏面に，主として異なる該炭
化珪素薄膜片における，少なくとも各一ずつの所定の該
パッド用拡散層間を接続するための第二の配線を形成す
る工程とを含むことを特徴とする，本発明に係る大規模
集積回路の製造方法によって達成される。

〔作用〕

シリコンウエハ上にエピタキシャル成長した炭化珪素
薄膜に通常のチップ単位で集積回路を形成し，試験を行
ったのちチップに分離し，選別された所望の集積回路を
有する良品チップを，シリコンに対するエッチング剤に
よってエッチングされ難い絶縁性の表面を有する基板
に，炭化珪素薄膜片が基板に対向するようにして配列し
たのち接着してから，シリコンウエハを選択的にエッチ
ング除去し，残った炭化珪素薄膜片の裏面に露出したパ
ッド用の拡散層に配線を行い，異なる炭化珪素薄膜片に
形成されたチップ単位の集積回路間を相互に接続して大
規模集積回路を構成することにより，歩留りよくウエハ
規模の集積回路を製造できる。

〔実施例〕

以下本発明の実施例を図面を参照して説明する。以下
の図面において，同一部分には同一参照符号を付してあ
る。

第１図（ａ）〜（ｃ）は，本発明の大規模集積回路を
模式的に示す，それぞれ，平面図，側面図および部分断
面図である。

第１図（ａ）および（ｂ）において，通常，シリコン
のエッチングに用いられる，硝酸（HNO₃）と弗酸（HF）
の混酸から成るエッチング剤によってエッチングされ難
い材料から構成された基板１には，トランジスタ等の能
動素子（図示省略）が形成された炭化珪素（SiC）薄膜
片２が，多数配列されており，基板１と接着されてい
る。

基板１は，例えば低温（500℃）で軟化するガラスか
ら成り，通常のシリコンウエハと同程度の厚さ（約0.6m
m）を有する。SiC薄膜片２は厚さ2000Å程度を有し，図
では除去されているシリコンウエハ上に形成されたエピ
タキシャル成長層である。

第１図（ｃ）は第１図（ａ）における2aおよび2bの隣
接部分近傍の断面構造を示す。第１図（ｃ）に示すよう
に,SiC薄膜片２における基板１に対向する表面には，例
えば，ソース／ドレイン３およびゲート電極４から成る
トランジスタが形成されている。同図には一つのトラン
ジスタしか図示されていないが，各SiC薄膜片２ごと
に，通常のチップにおけると同等の集積回路を構成する
に必要な数のトランジスタ等の能動素子が形成されてい
る。

各々のSiC薄膜片２における前記トランジスタ等が形
成されている領域の周辺には，パッド用の拡散層５が形
成されている。パッド用拡散層５は,SiC薄膜片２におけ
る前記トランジスタ等が形成された表面から裏面に達す
る深さに形成されている。パッド用拡散層５は，例え
ば，厚さ5000Å程度のアルミニウム（A1）層から成る配
線６により，前記表面側において同一SiC薄膜片２内の
能動素子，例えば，ソース／ドレイン３に接続されてい
る。

なお，第１図（ｃ）において，参照符号７はソース／
ドレイン３の一方に接続された配線であって，配線６と
同材料，同厚さに形成され,8はゲート絶縁層,9はSiC薄
膜片２における前記表面に形成された，例えば,CVD（化
学気相堆積法）によって形成されたSiO₂から成る厚さ30
00Å程度の層間絶縁層であって,SiC薄膜片２内における
ソース／ドレイン3,ゲート電極４およびパッド用拡散層
５に対応した開口が設けられている。図から明らかなよ
うに，個々のSiC薄膜片２内に形成された能動素子間お
よび能動素子とパッド用拡散層５間は配線６および７で
接続されて集積回路を形成している。

第１図（ｃ）には，互いに隣接するSiC薄膜片2aと2b
が示されており,SiC薄膜片2aおよび2bののそれぞれの裏
面に露出しているパッド用拡散層５が，例えばアルミニ
ウム（A1）層から成る配線10により接続されている。図
において，参照符号11は，基板１に配列・接着されたSi
C薄膜片２の裏面に形成された，例えばBPSG（硼燐珪酸
ガラス）から成る厚さ１μｍ程度の絶縁層であって，パ
ッド用拡散層５に対応する開口13が設けられている。ま
た，参照符号12は，例えば,CVDによって形成されたPSG
（燐珪酸ガラス）のような絶縁材料から成る厚さ１μｍ
程度のカバー層であり,SiC薄膜片２に形成されている前
記能動素子と配線６および７を保護する目的で形成され
るが,SiC薄膜片２と基板１との接着のための機能を兼備
させることも可能である。

上記のようにして，基板１上に配列・接着されたSiC
薄膜片２は配線10によって相互に接続されて，一つの大
規模集積回路を形成している。

第２図は，多数のSiC薄膜片２におけるパッド用拡散
層５間が配線10で接続された場合を模式的に示す部分斜
視図である。一般に，隣接するSiC薄膜片２の互いに接
する辺に形成されたパッド用拡散層５間で接続が可能な
ように，所望の集積回路が形成されたSiC薄膜片２を基
板１上に配置すると，配線効率，回路特性，信頼性の上
で有利である。しかし，必要に応じて，配線10aのよう
に，互いに接していない辺縁部にそれぞれ形成されてい
るパッド用拡散層5aと5bを接続するように形成すること
も可能である。

また,SiC薄膜片２は，第１図（ａ）における2aおよび
2bのように同一形状でなくともよく，周囲のSiC薄膜片
２と隙間なく配列可能であれば，同図における2cのよう
な，一般に異種の集積回路が形成されている異形のもの
でもよい。

第３図（ａ）および（ｂ）は，それぞれ，本発明の大
規模集積回路の製造に用いるウエハおよびその上に定義
されるチップ領域を示す平面図である。同図（ａ）に示
すように，通常の集積回路の製造におけるのと同様に，
シリコンウエハ100上にチップ領域101が定義される。各
々のチップ領域101内は，同図（ｂ）に示すように，ト
ランジスタ等の能動素子が形成される素子領域102と，
主にパッドを形成するためのパッド領域103とに分けら
れている。必要によって，パッド領域がチップの中央に
設けられる場合があるが，以下の説明は，この場合に対
しても適用できる。

上記シリコンウエハ100の表面に，厚さ2000Å程度の
炭化珪素（SiC）の薄膜がエピタキシャル成長される。S
iC薄膜のエピタキシャル成長は化学気相堆積（CVD）法
を用いて行えばよい。CVDによるSiCエピタキシャル成長
については，同一出願人による出願（特願昭61-167823,
昭和61年７月18日）に記載してある方法を用いればよ
い。

第４図（ａ）および（ｂ）は本発明の大規模集積回路
を構成する単位となる集積回路チップを製造する工程を
説明するための部分断面図であって，第３図（ｂ）に示
した素子領域102とパッド領域103の近傍に，それぞれMI
Sトランジスタおよびパッド用拡散層を形成する様子を
模式的に示している。

第４図（ａ）において，上記のようにしてシリコンウ
エハ100の上に，厚さ2000Å程度の，例えばｎ型SiC薄膜
200を形成する。次いで，通常の集積回路の製造におけ
るのと同様の方法を用いて，第４図（ｂ）に示すよう
に，素子領域102にはソース／ドレイン３とゲート電極
４から成るMISトランジスタを，また，パッド領域103に
はパッド用拡散層５をそれぞれ形成する。

上記において，少なくともパッド用拡散層５はSiC薄
膜200の表面からシリコンウエハ100と接する裏面に達す
る深さに形成することが必要である。

次いで，個々のチップ領域101に上記のようにして形
成された多数のトランジスタおよびパッド用拡散層間を
接続するための配線を形成する。第４図（ｂ）に示した
例では，配線６によりソース／ドレイン３の一方とパッ
ド用拡散層５が接続されており，配線７により他方のソ
ース／ドレイン３が図示しないトランジスタまたはパッ
ド用拡散層に接続されている。これらの配線は，例えば
厚さが約0.5μｍのA1薄膜を用いて形成すればよい。ま
た，必要に応じて，図示しない二層もしくはそれ以上の
多層配線を用いて接続を行ってもよい。なお，第４図
（ｂ）において，参照符号８はゲート絶縁層,9は約3000
Åの厚さを有する層間絶縁層である。

上記のようにして，シリコンウエハ100上には，各々
独立した集積回路を有する多数のチップ領域101が形成
される。通常，集積回路が形成されたSiC薄膜200の表面
に，例えば,CVDによりPSGから成る厚さ１μｍ程度のカ
バー層12を形成する。さらに，各々のチップ領域101に
おけるパッド用拡散層５に対応する位置におけるカバー
層12を選択的に除去して開口を形成する。そして，この
開口内に露出しているパッド用拡散層５に試験装置のプ
ローブを接触させて，各々のチップ領域101内の集積回
路の試験を行い，正常な集積回路が形成されているチッ
プ領域101に識別マークを付しておく。

次いで，通常のウエハ分離（ダイシング）方法を用い
て，個々のチップ領域101ごとにシリコンウエハ100を分
離する。

上記のようにして分離されたチップ領域101に対応す
るチップの中から，正常な所望の集積回路が形成されて
いるチップを選別し，これらをシリコンに対するエッチ
ング剤によってエッチングされ難い材料，例えば，前記
BPSGから成る基板上に互いに密接するようにして配列し
たのち接着する。

第５図（ａ）〜（ｄ）は，上記のようにして選別され
た集積回路チップが前記基板上に配列・接着されてから
ウエハ規模の大規模集積回路に至るまでの工程を模式的
に示す断面図である。すなわち，第５図（ａ）に示すよ
うに，選別された集積回路チップ101′を，例えば前記B
PSGから成る基板１上に,SiC薄膜片２（前記SiC薄膜200
がチップ単位に分離されたもの）が形成されている面が
基板１に対向するようにして配列する。第５図（ａ）に
おいて，符号104は集積回路チップ101′におけるシリコ
ン基板部である。また，第５図（ａ）〜（ｃ）において
は，各々のSiC薄膜片２上に形成されている配線６と７
およびカバー層12は図示省略されている。

基板１は，例えば400〜800℃で軟化するので，集積回
路チップ101′が配列されたのち，軟化点以上の温度で
加熱することにより，集積回路チップ101′との間で接
着が行われる。この場合，基板１と集積回路チップ10
1′の間に適度の圧力を加えることにより，より低温で
強い接着を達成できる。また，前述のように，前記カバ
ー層12に接着性を有する材料を用いることにより，さら
に低温での接着が可能である。

なお，基板１の軟化点が600℃以上の場合には，配線
７として高融点金属，例えばタングステン，モリブデン
等を用いて形成すればよい。

次いで，各々の集積回路チップ101′におけるシリコ
ン基板部104をエッチング除去する。この場合のエッチ
ング剤としては，例えば，硝酸（HNO₃）と弗酸（HF）か
ら成る公知のシリコンエッチング液あるいは水酸化カリ
ウム（KOH）水溶液を用いればよい。このようにして，
基板１上には前記集積回路が形成されたSiC薄膜片２が
残される。また，各々のSiC薄膜片２の裏面（シリコン
基板部104に接していた面）の周縁部には，前記パッド
用拡散層５（図示省略）が露出している。

上記配列されたSiC薄膜片２の裏面全体に，第５図
（ｂ）に示すように，例えば,BPSGから成る厚さ１μｍ
程度の絶縁層11を形成する。絶縁層11の形成方法として
は，公知の低温CVD技術を用いればよい。そして，所定
の前記パッド用拡散層５に対応する位置における絶縁層
11を選択的に除去して開口13を形成する。

次いで，第５図（ｃ）に示すように，開口13が設けら
れたキャップ層11の上に，例えばA1薄膜を形成し，通常
のリソグラフ技術を用いてパターンニングし，異なるSi
C薄膜片２の裏面に露出したパッド用拡散層５間を接続
するための第二の配線10を形成する。このようにして，
第１図（ａ）〜（ｃ）を用いて説明した構造のウエハ規
模の大規模集積回路が製造される。

なお，第５図（ｃ）においては隣接するパッド用拡散
層５を接続する配線10が示されているが，第２図におけ
る配線10aのように，隣接していないSiC薄膜片２に設け
られたパッド用拡散層5aと5bを接続するように形成する
ことも可能である。

また，基板１として導電性物質から成る基板を用いて
もよい。また，基板１が絶縁物である場合には，これに
カバー層12を省略してもよい。

上記において，基板１上に配列されたSiC薄膜片２
は，すべてが完全に密接しているとは限らず，隣接して
いるSiC薄膜片２間に間隙が生じている場合がある。し
かしながら，基板１上のSiC薄膜片２側の厚さは，前記
配線６と７および層間絶縁層９とカバー層12の厚さを加
えても，高々1.5μｍ程度，二層配線を用いた場合でも
３μｍ程度以下であり，上記のような間隙は絶縁層11を
形成することによりほとんど平坦化されてしまうので，
この間隙部分における段差に起因する配線10あるいは配
線10aの導通不良が生じるおそれはない。

また，所望の集積回路が形成されたSiC薄膜片２を，
隣接するSiC薄膜片２における対向する辺に形成された
パッド用拡散層５間に配線を設けるだけで異なるSiC薄
膜片２間の接続が可能なように配列することにより，配
線10のパターンは極めて簡単となる。その結果，配線10
の幅および厚さを大きく形成できるので，前述のような
段差に起因する導通不良の発生がさらに減少する。ま
た，配線の設計，作製の能率が著しく向上される。

さらに，第６図に示すように,SiC薄片２に形成された
ソース／ドレイン３およびゲート電極４から成るトラン
ジスタ等の能動素子およびパッド用の拡散層５は，電極
用の窓部分を除き，すべて層間絶縁層９と絶縁層11とに
よって挟まれた構造となっており,SOI（Sil-icon on In
sulator）構造のトランジスタと等価のトランジスタジ
スタが作製されることになる。また，必要に応じて能動
素子の周囲に,SiC薄片２の厚さと等しい深さに逆導電型
の不純物を注入して素子分離用拡散層14を形成すること
により，高性能の集積回路を提供可能となる。なお，同
図において，参照符号15は配線である。

〔発明の効果〕

本発明によれば，ウエハ規模の大規模集積回路を，歩
留りよく製造可能とする効果がある。また，大規模集積
回路を構成するトランジスタ等の各能動素子をSOIと等
価の構造で形成することができるので，高性能の大規模
集積回路を提供可能とする効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）は，本発明の大規模集積回路を模
式的に示す，それぞれ，平面図，側面図および部分断面
図， 第２図は，各々のSiC薄膜片におけるパッド用拡散層間
が配線で接続された場合を模式的に示す部分斜視図， 第３図（ａ）および（ｂ）は，それぞれ，本発明の大規
模集積回路の製造に用いるウエハおよびその上に定義さ
れるチップ領域を示す平面図， 第４図（ａ）および（ｂ）は本発明の大規模集積回路を
構成する単位となる集積回路チップを製造する工程を説
明するための断面図， 第５図（ａ）〜（ｃ）は集積回路チップが大規模集積回
路に構成されるまでの工程を模式的に示す断面図， 第６図は本発明の別の効果を説明するための要部断面図 である。 図において， １は基板,2はSiC薄膜片,3はソース／ドレイン,4はゲー
ト電極,5は5aと5bはパッド用拡散層,6と７と10と10aと1
5は配線,8はゲート絶縁層,9は層間絶縁層,11は絶縁層,1
2はカバー層,13は開口,14は素子分離用拡散層,100はシ
リコンウエハ,101はチップ領域,101′は集積回路チッ
プ,102は素子領域,103はパッド領域,104はシリコン基板
部,200はSiC薄膜，である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】シリコン（Si）に対するエッチング剤によ
   ってエッチングされ難い絶縁性の表面を有する基板
   （１）と， 該基板（１）に対向する一表面と，該一表面に形成され
   たトランジスタ等の能動素子と，該能動素子が形成され
   た領域の周辺において該表面からその裏面に達する深さ
   に形成されたパッド用の拡散層（５）とを有し，該基板
   （１）上に固定して配列された複数の炭化珪素（SiC）
   薄膜片（２）と， 該一表面上に形成され，かつ，該能動素子とパッド拡散
   層（５）上の所定位置に対応する開口を有する絶縁層
   （９）と， 該絶縁層（９）上に形成され，該開口を通じて該能動素
   子間および該能動素子とパッド用拡散層（５）間を接続
   するための第一の配線（6,7）と， 該炭化珪素薄膜片（２）の該裏面上に形成され，異なる
   該炭化珪素薄膜片（２）における所定の該パッド用拡散
   層（５）間を接続するための第二の配線（10） とから成ることを特徴とする大規模集積回路。
2. 【請求項２】シリコンウエハ（100）上に，所定の厚さ
   を有する炭化珪素薄膜（200）をエピタキシャル成長さ
   せる工程と， 該シリコンウエハ（100）上の領域を区分して定義され
   た複数のチップ領域（101）の各々における該炭化珪素
   薄膜（200）に，トランジスタ等の能動素子と，該炭化
   珪素薄膜（200）の厚さと等しい深さを有するパッド用
   の拡散層（５）とを形成する工程と， 該炭化珪素薄膜（200）上に，該能動素子と該パッド用
   拡散層（５）とを被覆する絶縁層（９）を形成する工程
   と， 該絶縁層（９）上に，各々の該チップ領域（101）内に
   おける所定の該能動素子間および該能動素子と該パッド
   用拡散層（５）間を接続して集積回路を構成するための
   第一の配線（6,7）を形成する工程と， 各々の該チップ領域（101）内の該第一の配線（6,7）に
   よって接続された該能動素子から成る集積回路を試験し
   て選別する工程と， 該シリコンウエハ（100）を該チップ領域（101）ごとに
   分離して該集積回路が形成されている炭化珪素薄膜片
   （２）とシリコン基板部（104）とから成るシリコンチ
   ップ（101′）にする工程と， 選別された該集積回路を有する分離された複数のシリコ
   ンチップ（101′）を，シリコンのエッチング剤によっ
   てエッチングされ難い絶縁材料から成る基板（１）上に
   おけるそれぞれに指定された位置に，該炭化珪素薄膜片
   （２）が形成されている側が該基板（１）に対向するよ
   うにして配列したのち接着する工程と， 該基板（１）に接着された各々のシリコンチップ（10
   1′）における該シリコン基板部（104）を選択的に除去
   することにより，該能動素子およびパッド用拡散層
   （５）を有する該炭化珪素薄膜片（２）を残す工程と， 該シリコン基板部（104）が除去されて露出した該炭化
   珪素薄膜片（２）の裏面上に，主として異なる該炭化珪
   素薄膜片（２）における，少なくとも各一つずつの所定
   の該パッド用拡散層（５）間を接続するための第二の配
   線（10）を形成する工程 とを含むことを特徴とする大規模集積回路の製造方法。