JP4829879B2 - 半導体集積回路装置の製造方法 - Google Patents

Description

本発明は、半導体集積回路装置の製造技術に関し、特に、半導体集積回路装置の電極パッドにプローブカードの探針を押し当てて行う半導体集積回路の電気的検査に適用して有効な技術に関するものである。

日本特開平８−２２０１３８号公報（特許文献１）には、半導体素子の電気特性の測定に際して、軸からの荷重と薄膜の張力に起因する押さえ板の反りを防ぎ、半導体素子との良好なコンタクトを得るプローブカードが開示されている。

また、日本特開平９−４３２７６号公報（特許文献２）には、広い面積にわたって電極パッドに接触子をコンタクトさせる場合でも、全ての接触子の接触点に対して略均等に圧力を加えることのできるプローブカードデバイスが開示されている。
特開平８−２２０１３８号公報 特開平９−４３２７６号公報

半導体集積回路装置の検査技術としてプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、ＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するテスト等を含む。

近年、半導体集積回路装置の多機能化が進行し、１個の半導体チップ（以下、単にチップと記す）に複数の回路を作りこむことが進められている。また、半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ（以下、単にチップと記す）の面積を小さくし、ウエハ１枚当たりの取得チップ数を増加することが進められている。そのため、テストパッド（ボンディングパッド）数が増加するだけでなく、テストパッド下にも回路を配置することが検討されている。そのため、探針がテストパッドに接触した際の衝撃で回路が破壊してしまう虞がある。

また、回路動作を早くするために上層の配線と下層の配線との間の層間絶縁膜として機械的強度が低く比誘電率の低い絶縁膜を用いることが検討されている。このような比誘電率の低い絶縁膜を層間絶縁膜として用いた場合には、探針がテストパッドに接触した際の衝撃がさらに回路に伝わりやすくなり、回路破壊を引き起こしやすくなってしまう課題がある。

本願に開示された一つの代表的な発明の他の目的は、プローブ検査時において、チップ内に形成された回路を破壊することなく探針をテストパッドに接触させられる技術を提供することにある。

本願において開示される発明のうち、一つの代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された第１領域を前記第１配線基板から離間して保持する接着リングと、前記第１シートのうち前記第１領域を裏面側から押し出す押し出し機構と、前記複数の接触端子の前記先端を前記複数の第１電極に接触させる際のコンタクト加圧量を制御する加圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。

ここで、前記押し出し機構による前記第１領域の押し出し量と前記加圧機構による前記コンタクト加圧量とは、それぞれ独立に制御される。

また、本発明による半導体集積回路装置の製造方法は、以下の工程を含む。
（ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程、
（ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された第１領域を前記第１配線基板から離間して保持する接着リングと、前記第１シートのうち前記第１領域を裏面側から押し出す押し出し機構と、前記複数の接触端子の前記先端を前記複数の第１電極に接触させる際のコンタクト加圧量を制御する加圧機構とを有する第１カードを用意する工程、
（ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程。

ここで、前記押し出し機構は、前記第１シートの前記第１領域の前記裏面側に貼付され、
前記押し出し機構による前記第１領域の押し出し量と前記加圧機構による前記コンタクト加圧量とは、それぞれ独立に制御される。

また、本願に開示されたその他の概要を項に分けて簡単に説明するとすれば、以下の通りである。
１． 第１配線が形成された第１配線基板と、
半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記第１配線基板に保持された第１シートと、
前記第１シートのうち前記複数の接触端子が形成された第１領域を前記第１配線基板から離間して保持する接着リングと、
前記第１シートのうち前記第１領域を裏面側から押し出す押し出し機構と、
前記複数の接触端子の前記先端を前記複数の第１電極に接触させる際のコンタクト加圧量を制御する加圧機構とを有し、
前記押し出し機構による前記第１領域の押し出し量と前記加圧機構による前記コンタクト加圧量とは、それぞれ独立に制御されるプローブカード。
２． 第１配線が形成された第１配線基板と、
半導体ウエハの主面に形成された複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記第１配線基板に保持された第１シートと、
前記第１シートのうち前記複数の接触端子が形成された第１領域を前記第１配線基板から離間して保持する接着リングと、
前記第１シートのうち前記第１領域を裏面側から押し出す押し出し機構と、
前記複数の接触端子の前記先端を前記複数の第１電極に接触させる際のコンタクト加圧量を制御する加圧機構とを有し、
前記押し出し機構は、前記第１シートの前記第１領域の前記裏面側に貼付され、
前記押し出し機構による前記第１領域の押し出し量と前記加圧機構による前記コンタクト加圧量とは、それぞれ独立に制御されるプローブカード。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

プローブ検査時において、チップ内に形成された回路を破壊することなく探針（プローブ）をテストパッドに接触させることができる。

本発明の実施の形態１である半導体集積回路装置の要部断面図である。 本発明の実施の形態１である半導体集積回路装置の要部断面図である。 本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。 図３に示した半導体チップに形成されたパッドの斜視図である。 図４に示した半導体チップの液晶パネルへの接続方法を示す要部断面図である。 本発明の実施の形態１であるプローブカードの下面の要部平面図である。 図６中のＡ−Ａ線に沿った断面図である。 本発明の実施の形態１であるプローブカードと比較したプローブカードを用いた場合におけるストローク量と荷重との関係を示した説明図である。 本発明の実施の形態１であるプローブカードを用いた場合におけるストローク量と荷重との関係を示した説明図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 図１０中のＢ−Ｂ線に沿った断面図である。 図１０中のＣ−Ｃ線に沿った断面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部を拡大して示す断面図である。 本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを用いてプローブ検査を行う対象の半導体チップに設けられたバンプ電極上にてプローブが接触する位置を示した要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの要部平面図である。 図１８中のＤ−Ｄ線に沿った断面図である。 図１８中のＥ−Ｅ線に沿った断面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの製造工程を説明する要部断面図である。 図２１に続く薄膜シートの製造工程中の要部断面図である。 図２２に続く薄膜シートの製造工程中の要部断面図である。 図２３に続く薄膜シートの製造工程中の要部断面図である。 図２４に続く薄膜シートの製造工程中の要部断面図である。 図２５に続く薄膜シートの製造工程中の要部断面図である。 本発明の実施の形態１であるプローブカードを形成する薄膜シートの製造工程中の要部断面図である。 図２７に続く薄膜シートの製造工程中の要部断面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートの製造工程中の要部断面図である。 図２９に続く薄膜シートの製造工程中の要部断面図である。 図３０に続く薄膜シートの製造工程中の要部断面図である。 図３１に続く薄膜シートの製造工程中の要部断面図である。 図３２に続く薄膜シートの製造工程中の要部断面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートが有するプローブと半導体チップのパッドとの接触を説明する要部断面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートが有するプローブと半導体チップのパッドとの接触を説明する要部断面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 図３６中のＦ−Ｆ線に沿った要部断面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 図３８中のＦ−Ｆ線に沿った要部断面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 図４０中のＦ−Ｆ線に沿った要部断面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 図４２中のＦ−Ｆ線に沿った要部断面図である。 本発明の実施の形態２であるプローブカードを形成する薄膜シートの要部平面図である。 図４４中のＦ−Ｆ線に沿った要部断面図である。 本発明の実施の形態３である半導体集積回路装置の製造工程中の要部断面図である。

本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。

ウエハとは、集積回路の製造に用いる単結晶シリコン基板（一般にほぼ平面円形状）、ＳＯＩ（Silicon On Insulator）基板、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin Film Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。

デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。

接触端子とは、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、ＣＶＤ（Chemical Vapor Deposition）技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに電気的に接続された先端部を一体的に形成したものをいう。

薄膜プローブ（membrane probe）、薄膜プローブカード、または突起針配線シート複合体とは、検査対象と接触する前記接触端子（突起針）とそこから引き回された配線とが設けられ、その配線に外部接触用の電極が形成された薄膜をいい、たとえば厚さ１０μｍ〜１００μｍ程度のものをいう。

プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、半導体検査装置とは、プローブカードおよび検査対象となるウエハを載せる試料支持系を有する検査装置をいう。

プローブ検査とは、ウエハ工程が完了したウエハに対してプローバを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやＤＣ動作特性およびＡＣ動作特性のテストを行って良品／不良品を判別するものである。各チップに分割してから（またはパッケージング完了後）行われる選別テスト（最終テスト）とは区別される。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。

また、本実施の形態においては、絶縁ゲート型電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）も含めてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と呼ぶ。

また、本願で使用する半導体リソグラフィ技術による薄膜プローブの各詳細については、本発明者および関連する発明者等による以下の特許出願に開示されているので、特に必要な時以外はそれらの内容は繰り返さない。前記特許出願、すなわち、日本特願平６−２２８８５号、日本特開平７−２８３２８０号公報、日本特開平８−５０１４６号公報、日本特開平８−２０１４２７号公報、日本特願平９−１１９１０７号、日本特開平１１−２３６１５号公報、日本特開２００２−１３９５５４号公報、日本特開平１０−３０８４２３号公報、日本特願平９−１８９６６０号、日本特開平１１−９７４７１号公報、日本特開２０００−１５０５９４号公報、日本特開２００１−１５９６４３号公報、日本特許出願第２００２−２８９３７７号（対応米国出願番号第１０／６７６，６０９号；米国出願日２００３．１０．２）、日本特許出願第２００２−２９４３７６号、日本特許出願第２００３−１８９９４９号、日本特許出願第２００３−０７５４２９号（対応米国出願番号第１０／７６５，９１７号；米国出願日２００４．１．２９）、日本特開２００４−１４４７４２号公報（対応米国公開番号第２００４／０７０，４１３号）、日本特開２００４−１５７１２７号公報、日本特許出願第２００３−３７１５１５号、日本特許出願第２００３−３７２３２３号、および日本特許出願第２００４−１１５０４８号である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
本実施の形態１の半導体集積回路装置は、たとえばＬＣＤ（Liquid Crystal Display）ドライバ回路が形成されたチップである。図１および図２は、それぞれそのチップの要部断面図であり、それぞれ異なる断面を示している。

基板ＷＨは、たとえばｐ型の単結晶Ｓｉ（シリコン）からなり、その主面のデバイス形成面には、分離部ＬＯＸが形成され活性領域Ｌａおよびダミー活性領域Ｌｂが規定されている。分離部ＬＯＸは、たとえばＬＯＣＯＳ（Local Oxidization of Silicon）法によって形成された酸化シリコン膜からなる。ただし、分離部ＬＯＸを溝型（ＳＧＩ：Shallow Groove IsolationまたはＳＴＩ：Shallow Trench Isolation）の分離部ＬＯＸで形成しても良い。

図１に示すパッドＰＤ１下層の基板ＷＨの分離部ＬＯＸに囲まれた活性領域Ｌａには、たとえばｐｎ接合ダイオードＤが形成されている。このｐｎ接合ダイオードＤは、たとえば静電破壊防止用の保護ダイオードであり、基板ＷＨのｐ型ウエルＰＷＬとその上部のｎ型半導体領域ＮＳＡとのｐｎ接合により形成されている。基板ＷＨの主面上には、たとえば酸化シリコン膜からなる絶縁膜ＩＳ１が形成されている。その上には、第１層配線Ｍ１が形成されている。第１層配線Ｍ１は、たとえばチタン、窒化チタン、アルミニウム（またはアルミニウム合金）および窒化チタンが下層から順に堆積される構成を有している。このアルミニウムまたはアルミニウム合金等の膜が主配線材料であり、最も厚く形成されている。第１層配線Ｍ１は、絶縁膜ＩＳ１に形成された平面円形状の複数のコンタクトホールＣＮＴを通じてｎ型半導体領域ＮＳＡと、すなわち、ｐｎ接合ダイオードＤと接続されている。第１層配線Ｍ１は、たとえば酸化シリコン膜からなる絶縁膜ＩＳ２によって覆われている。この絶縁膜ＩＳ２上には、第２層配線Ｍ２が形成されている。第２層配線Ｍ２の材料構成は、上記第１層配線Ｍ１と同じである。第２層配線Ｍ２は、絶縁膜ＩＳ２に形成された平面円形状の複数のスルーホールＴＨ１を通じて第１層配線Ｍ１と電気的に接続されている。第２層配線Ｍ２は、たとえば酸化シリコン膜からなる絶縁膜ＩＳ３によって覆われている。その絶縁膜ＩＳ３上には、第３層配線Ｍ３が形成されている。第３層配線Ｍ３は、絶縁膜ＩＳ３に形成された平面円形状の複数のスルーホールＴＨ２を通じて第２層配線Ｍ２と電気的に接続されている。さらに、第３層配線Ｍ３は、表面保護用の絶縁膜ＩＳ４によってその大半が覆われているが、第３層配線Ｍ３の一部は絶縁膜ＩＳ４の一部に形成された平面長方形状の開口部ＯＭＡから露出されている。この開口部ＯＭＡから露出された第３層配線Ｍ３部分がパッドＰＤ１となっている。表面保護用の絶縁膜ＩＳ４は、たとえば酸化シリコン膜の単体膜、酸化シリコン膜上に窒化シリコン膜を積み重ねた構造を有する積層膜あるいは酸化シリコン膜上に窒化シリコン膜およびポリイミド膜を下層から順に積み重ねた構造を有する積層膜からなる。パッドＰＤ１は、開口部ＯＭＡを通じてバンプ電極用下地膜ＵＢＭを介してバンプ電極（突起電極）ＢＭＰと接合されている。バンプ電極用下地膜ＵＢＭは、バンプ電極ＢＭＰとパッドＰＤ１や絶縁膜ＩＳ４との接着性を向上させる機能の他、バンプ電極ＢＭＰの金属元素が第３層配線Ｍ３側に移動することや反対に第３層配線Ｍ３の金属元素がバンプ電極ＢＭＰ側に移動するのを抑制または防止するバリア機能を有する膜であり、たとえばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金を下層から順に積み重ねた構造を有する積層膜からなる。実施の形態１でも説明したように、バンプ電極ＢＭＰは、たとえばＡｕ膜からなり、めっき法によって形成されている。

図１に示したように、バンプ電極ＢＭＰ下にも配線および素子を配置する構造とすることにより、チップ内により効率的に配線および素子を配置することが可能となる。それにより、本実施の形態のチップを小型化することができる。

一方、図２に示すダミー用のパッドＰＤ２下層の基板ＷＨには、上記のようにダミー活性領域Ｌｂが形成されているが、そのダミー活性領域Ｌｂには、特に素子は形成されていない。もちろん、他のパッドＰＤ１と同様にダイオードや他の素子を形成したり、ｐ型ウエルやｎ型ウエル等を設けても良い。このダミー用のパッドＰＤ２下層の第２層配線Ｍ２と第１層配線Ｍ１とは複数のスルーホールＴＨ１を通じて電気的に接続されている。パッドＰＤ２は、ダミーなのでその下層の第２層配線Ｍ２と第１層配線Ｍ１とを電気的に接続する必要はないが、ダミー用のパッドＰＤ２に接合されるバンプ電極ＢＭＰの天辺の高さをパッドＰＤ１に接合されるバンプ電極ＢＭＰの天辺の高さにさらに近づけるために、パッドＰＤ２の下層にも複数のスルーホールＴＨ１が配置されている。

次に、このチップの製造工程の一例を説明する。まず、ウエハ状の基板ＷＨの主面に、たとえばＬＯＣＯＳ法によって分離部ＬＯＸを形成し、活性領域Ｌａおよびダミー活性領域Ｌｂを形成した後、分離部ＬＯＸに囲まれた活性領域Ｌａに素子（たとえば高耐圧ＭＩＳＦＥＴおよび低耐圧ＭＩＳＦＥＴ）を形成する。ダミー用のパッドＰＤ２下のダミー活性領域Ｌｂには素子を形成しない。続いて、基板ＷＨの主面上に絶縁膜ＩＳ１をＣＶＤ（Chemical Vapor Deposition）法等によって堆積した後、絶縁膜ＩＳ１の所定の箇所に平面円形状のコンタクトホールＣＮＴをフォトリソグラフィ技術およびドライエッチング技術によって形成する。その後、その絶縁膜ＩＳ１上に、たとえば窒化チタン、チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、その積層金属膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより第１層配線Ｍ１を形成する。次いで、同様に絶縁膜ＩＳ１上に絶縁膜ＩＳ２を堆積し、絶縁膜ＩＳ２にスルーホールＴＨ１を形成後、その絶縁膜ＩＳ２上に第１層配線Ｍ１と同様に第２層配線Ｍ２を形成する。続いて、同様に絶縁膜ＩＳ２上に絶縁膜ＩＳ３を堆積し、絶縁膜ＩＳ３にスルーホールＴＨ２を形成後、その絶縁膜ＩＳ３上に第１層配線Ｍ１と同様に第３層配線Ｍ３を形成する。その後、絶縁膜ＩＳ３上に表面保護用の絶縁膜ＩＳ４を堆積した後、絶縁膜ＩＳ４に、第３層配線Ｍ３の一部が露出される開口部ＯＭＡを形成し、パッドＰＤ１、ＰＤ２を形成する。次いで、絶縁膜ＩＳ４上に、たとえばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金膜を下層から順に積み重ねた構造を有する積層膜からなる導体膜をスパッタリング法等によって堆積した後、その上にバンプ形成領域が露出され、それ以外が覆われるようなフォトレジストパターンを形成する。

次に、たとえば金からなるバンプ電極ＢＭＰを形成する。前述したように、このバンプ電極ＢＭＰは、フォトリソグラフィ技術によって開口部が設けられたフォトレジストパターンをマスクとしためっき法にてＡｕ膜を成膜することで形成することができる。

次に、そのフォトレジスト膜を除去し、さらに下地の導体膜をエッチング除去することにより、バンプ電極用下地膜ＵＢＭを形成する。その後、基板ＷＨを各チップへと切断する。

本実施の形態１のプローブカードを用いたプローブ検査は、上記複数のチップが区画されたウエハ状の基板ＷＨに対して行うものである。また、図３は、そのチップの平面と、その一部を拡大したものを図示している。

図３に示すように、チップＣＨＰの主面の周辺部には、ＬＣＤドライバ回路と電気的に接続する多数のパッド（第１電極）ＰＤ３、ＰＤ４（バンプ電極ＢＭＰ）が配置されており、図３中におけるチップＣＨＰの上側の長辺および両短辺に沿って配列されたパッドＰＤ３は出力端子となり、チップＣＨＰの下側の長辺に沿って配列されたパッドＰＤ４は入力端子となっている。ＬＣＤドライバの出力端子数は入力端子数より多いことから、隣り合ったパッドＰＤ３の間隔をできる限り広げるために、パッドＰＤ３はチップＣＨＰの上側の長辺および両短辺に沿って２列で配列され、チップＣＨＰの上側の長辺および両短辺に沿って互いの列のパッドＰＤ３が互い違いに配列されている。本実施の形態１において、隣り合うパッドＰＤ３が配置されているピッチＬＰは、たとえば約６８μｍである。また、本実施の形態１において、パッドＰＤ３は平面矩形であり、チップＣＨＰの外周と交差（直交）する方向に延在する長辺の長さＬＡは約６３μｍであり、チップＣＨＰの外周に沿って延在する短辺の長さＬＢは約３４μｍである。また、隣り合うパッドＰＤ３が配置されているピッチＬＰが約６８μｍであり、パッドＰＤ３の短辺の長さＬＢが約３４μｍであることから、隣り合うパッドＰＤ３の間隔は約３４μｍとなる。

前述したように、パッドＰＤ３、ＰＤ４は、たとえばＡｕ（金）から形成されたバンプ電極（突起電極）であり、チップＣＨＰの入出力端子（パッドＰＤ１（図１参照））上に、電解めっき、無電解めっき、蒸着あるいはスパッタリングなどの方法によって形成されたものである。図４は、パッドＰＤ３の斜視図である。パッドＰＤ３の高さＬＣは約１５μｍであり、パッドＰＤ４も同程度の高さを有する。

本実施の形態１において、上記プローブ検査は、ウエハ状の基板ＷＨをダイシングする前に各チップ領域に対して実施するものである。なお、以後プローブ検査（パッドＰＤ３、ＰＤ４とプローブとが接触する工程）を説明する際に、特に明記しない場合には、チップＣＨＰはウエハをダイシングする前の各チップ領域を示すものとする。

図５は、上記チップＣＨＰの液晶パネルへの接続方法を示す要部断面図である。図５に示すように、液晶パネルは、たとえば主面に画素電極ＤＥ１、ＤＥ２が形成されたガラス基板ＬＳ１、液晶層ＬＣＬ、および液晶層ＬＣＬを介してガラス基板ＬＳ１と対向するように配置されたガラス基板ＬＳ２などから形成されている。本実施の形態１においては、このような液晶パネルのガラス基板ＬＳ１の画素電極ＤＥ１、ＤＥ２に、それぞれパッドＰＤ３、ＰＤ４が接続するようにチップＣＨＰをフェイスダウンボンディングすることによって、チップＣＨＰを液晶パネルへ接続することを例示できる。

図６は本実施の形態１のプローブカード（第１カード）の下面の要部平面図であり、図７は図６中のＡ−Ａ線に沿った断面図である。

図６および図７に示すように、本実施の形態１のプローブカードは、たとえば多層配線基板（第１配線基板）１、薄膜シート（第１シート）２およびプランジャ３などから形成されている。薄膜シート２はコンタクトリング４Ｃおよびプロセスリング４Ｐによって多層配線基板１の下面に固定され、プランジャ３は多層配線基板１の上面に取り付けられている。多層配線基板１の中央部には開口部が設けられ、この開口部内において、薄膜シート２は接着リング６に接着されている。

薄膜シート２の下面には、たとえば４角錐型または４角錐台形型の複数のプローブ（接触端子）７が形成されている。薄膜シート２内には、プローブ７の各々と電気的に接続し、各々のプローブ７から薄膜シート２の探部まで延在する複数の配線（第２配線）が形成されている。多層配線基板１の下面には、この複数の配線の端部とそれぞれ電気的に接触する複数の受け部（図示は省略）が形成されており、この複数の受け部は、多層配線基板１内に形成された配線（第１配線）を通じて多層配線基板１の上面に設けられた複数のポゴ（POGO）座８と電気的に接続している。このポゴ座８は、テスタからの信号をプローブカードへ導入するピンを受ける機能を有する。

本実施の形態１において、薄膜シート２は、たとえばポリイミドを主成分とする薄膜から形成されており、柔軟性を有する。プローブ７が形成された領域（第１領域）の薄膜シート２を上面（裏面）から押圧具（押し出し機構）９およびエラストマ９Ａを介してプランジャ３が押圧し、押圧具９を押し出すことによって薄膜シート２を引き伸ばし、各プローブ７の先端の位置をそれぞれが対応するパッドＰＤ３、ＰＤ４と対向する位置となるように調整する。プランジャ３はナット１１によって筐体１２に固定され、筐体１２はナット１３によって加重治具１４に固定される。プランジャ３内には、ばね３Ａが内蔵されており、このばね３Ａの弾性力によって一定の押圧力が押しピン３Ｂを介して押圧具９、エラストマ９Ａおよび薄膜シート２へ伝わる構造となっている。本実施の形態１において、押圧具９の材質としては、４２アロイを例示することができ、エラストマ９Ａとしてはシリコンシートを例示することができる。

多層配線基板１および張り出しリング１５は、それぞれボルト１６Ａ、１６Ｂによって連結治具１７に取り付けられることにより、連結治具１７を介して接続されている。張り出しリング１５は、薄膜シート２のうちプローブ７が形成された領域を多層配線基板１の下面より張り出させるために用いられる。また、加重治具１４と接着リング６とは、ボルト１６Ｃによって連結されている。また、張り出しリング１５にはボルト１６Ｄによってばね押さえ治具１８が取り付けられ、ばね押さえ治具１８と加重治具１４（ボルト１６Ｃ）との間にはばね（加圧機構）１９が設置されている。図示は省略するが、このばね１９は、たとえば多層配線基板１の平面において約８個所〜１２個所に配置されている。ばね１９の弾性力は、プローブ検査時においてプローブ７がパッドＰＤ３、ＰＤ４と接触し、プローブカードがパッドＰＤ３、ＰＤ４に向かって押し込まれた際に加重治具１４（ボルト１６Ｃ）に作用する。この時、ナット１１、１３およびボルト１６Ｃによる固定によって、加重治具１４、押圧具９、エラストマ９Ａ、接着リング６およびプランジャ３は一体（加圧機構）となっていることから、ばね１９の弾性力は、これら一体となった部材をパッドＰＤ３、ＰＤ４に向かって押し下げるように作用する。その結果、プランジャ３内のばね３Ａから薄膜シート２へ伝わる押圧力は、薄膜シート２の引き伸ばしのみに用いられることになる。

ここで、図８は、加重治具１４が多層配線基板１に固定され、ばね１９が取り付けられていないプローブカードを用いた場合において、プローブ７がパッドＰＤ３、ＰＤ４（図３参照）に接触した後における、プローブ７のパッドＰＤ３、ＰＤ４への押し込み量（以下、ストローク量と記す）と、プローブ７と接している全てのパッドＰＤ３、ＰＤ４に加わる荷重との関係を示したものである。この場合、パッドＰＤ３、ＰＤ４への荷重制御はプランジャ３のみで行うことになる。プローブ検査時においては、ストローク量は約０．１ｍｍ以下であるが、図８に示すように、ばね１９が取り付けられていないプローブカードの場合には、ストローク量が約０．１ｍｍ以下の時にはエラストマ９Ａの弾性等により荷重変化し、プランジャ３による荷重制御が行えていない。また、適当なばね定数のばね３Ａを選択することにより、プランジャ３による加重を約１ｋｇｆとすることもできるが、前述したようにプランジャ３は押圧具９を押し出して薄膜シート２多層配線基板１の下面より張り出させるためにも用いられるため、ばね定数の小さいばね３Ａを自由に選択することが困難となる。すなわち、ストローク量が約０．１ｍｍ以下の実使用エリアでは、低荷重でプローブ７をパッドＰＤ３、ＰＤ４に接触させることが困難となっている。

一方、図６および図７を用いて説明した本実施の形態１のプローブカードを用いた場合には、前述したようにプランジャ３内のばね３Ａから薄膜シート２へ伝わる押圧力は、薄膜シート２の引き伸ばしのみに用いられることから、図９に示すように、ストローク量が約０．１ｍｍ以下の時でもばね１９の強さで荷重制御が可能となっている。すなわち、本実施の形態１のプローブカードを用いた場合には、ストローク量が約０．１ｍｍ以下の実使用エリアにおいて低荷重でプローブ７をパッドＰＤ３、ＰＤ４に接触させることができ、その荷重を１つのプローブ７当たり３ｇ未満とすることができる。また、荷重の加減を行いたい場合には、所望の加重となるようなばね定数のばね１９を配置することで０．１ｇ単位で実現することができる。

上記のような本実施の形態１のプローブカードによれば、低荷重でプローブ７をパッドＰＤ３、ＰＤ４に接触させることができるので、チップＣＨＰ（図３参照）がパッドＰＤ３、ＰＤ４下にも配線および素子が配置された構造（図１参照）を有している場合でも、プローブ検査時にプローブ７がパッドＰＤ３、ＰＤ４に接触する際の荷重によってその配線および素子が破壊されてしまうことを防ぐことができる。

また、チップＣＨＰにおいて、回路動作を早くするために上層の配線と下層の配線との間の層間絶縁膜として機械的強度が低く比誘電率の低い絶縁膜（たとえばＳｉＯＣ等の比誘電率が約３．０未満のシリカガラス系のＣＶＤによるＬｏｗ−ｋ（低誘電率）絶縁膜または炭素含有シリコン酸化物系のＣＶＤによるＬｏｗ−ｋ絶縁膜、並びにＣＶＤに限らず、これらと類似の組成で多孔質にされたもの等）を用いた場合には、プローブ検査時にパッドＰＤ３、ＰＤ４にプローブが接触する際の荷重にて絶縁膜や回路の破壊を引き起こしやすくなってしまうことが懸念されるが、本実施の形態１のプローブカードを用いることにより、低荷重でプローブ７をパッドＰＤ３、ＰＤ４に接触させることができるので、そのような不具合を防ぐことが可能となる。

また、本実施の形態１のプローブカードによれば、低荷重でプローブ７をパッドＰＤ３、ＰＤ４に接触させることができるので、プローブ７とパッドＰＤ３、ＰＤ４とが接触した際にプローブ７に与えてしまうダメージを大幅に減少することができる。

図１０は上記薄膜シート２の下面のプローブ７が形成された領域の一部を拡大して示した要部平面図であり、図１１は図１０中のＢ−Ｂ線に沿った要部断面図であり、図１２は図１０中のＣ−Ｃ線に沿った要部断面図である。

上記プローブ７は、薄膜シート２中にて平面六角形状にパターニングされた金属膜２１Ａ、２１Ｂの一部であり、金属膜２１Ａ、２１Ｂのうちの薄膜シート２の下面に４角錐型または４角錐台形型に飛び出した部分である。プローブ７は、薄膜シート２の主面において上記チップＣＨＰに形成されたパッドＰＤ３、ＰＤ４の位置に合わせて配置されており、図１０ではパッドＰＤ３に対応するプローブ７の配置について示している。これらプローブ７のうち、プローブ７Ａは、２列で配列されたパッドＰＤ３のうちの相対的にチップＣＨＰの外周に近い配列（以降、第１列と記す）のパッドＰＤ３に対応し、プローブ７Ｂは、２列で配列されたパッドＰＤ３のうちの相対的にチップＣＨＰの外周から遠い配列（以降、第２列と記す）のパッドＰＤ３に対応している。また、最も近い位置に存在するプローブ７Ａとプローブ７Ｂとの間の距離は、図１０が記載された紙面の左右方向の距離ＬＸと上下方向の距離ＬＹとで規定され、距離ＬＸは前述の隣り合うパッドＰＤ３が配置されているピッチＬＰの半分の約３４μｍとなる。また、本実施の形態１において、距離ＬＹは、約９３μｍとなる。また、図１３に示すように、ポリイミド膜２２の表面からプローブ７Ａ、７Ｂの先端までの高さＬＺ（針高さ）は、５０μｍ以下（大きくとも９０μｍ以下）、更に望ましくは３０μｍ以下で揃えられている。

金属膜２１Ａ、２１Ｂは、たとえば下層からロジウム膜およびニッケル膜が順次積層して形成されている。金属膜２１Ａ、２１Ｂ上にはポリイミド膜２２が成膜され、ポリイミド膜２２上には各金属膜２１と電気的に接続する配線（第２配線）２３が形成されている。配線２３は、ポリイミド膜２２に形成されたスルーホール２４の底部で金属膜２１Ａ、２１Ｂと接触している。また、ポリイミド膜２２および配線２３上には、ポリイミド膜２５が成膜されている。

上記したように、金属膜２１Ａ、２１Ｂの一部は４角錐型または４角錐台形型に形成されたプローブ７Ａ、７Ｂとなり、ポリイミド膜２２には金属膜２１Ａ、２１Ｂに達するスルーホール２４が形成される。そのため、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンと、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンとが同じ方向で配置されるようにすると、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまい、プローブ７Ａ、７Ｂからそれぞれ独立した入出力を得られなくなってしまう不具合が懸念される。そこで、本実施の形態１では、図１０に示すように、プローブ７Ｂが形成された金属膜２１Ｂおよびスルーホール２４の平面パターンは、プローブ７Ａが形成された金属膜２１Ａおよびスルーホール２４の平面パターンを１８０°回転したパターンとしている。それにより、平面でプローブ７Ａおよびスルーホール２４が配置された金属膜２１Ａの幅広の領域と、平面でプローブ７Ｂおよびスルーホール２４が配置された金属膜２１Ｂの幅広の領域とが、紙面の左右方向の直線上に配置されないようになり、金属膜２１Ａおよび金属膜２１Ｂの平面順テーパー状の領域が紙面の左右方向の直線上に配置されるようになる。その結果、隣り合う金属膜２１Ａと金属膜２１Ｂとが接触してしまう不具合を防ぐことができる。また、狭ピッチでパッドＰＤ３が配置されても、それに対応した位置にプローブ７Ａ、７Ｂを配置することが可能となる。

本実施の形態１では、図３を用いてパッドＰＤ３が２列で配列されている場合について説明したが、図１４に示すように、１列で配列されているチップも存在する。そのようなチップに対しては、図１５に示すように、上記金属膜２１Ａの幅広の領域が紙面の左右方向の直線上に配置された薄膜シート２を用いることで対応することができる。また、このようにパッドＰＤ３が１列で配列され、たとえばチップＣＨＰの外周と交差（直交）する方向に延在する長辺の長さＬＡ約１４０μｍであり、チップＣＨＰの外周に沿って延在する短辺の長さＬＢが約１９μｍであり、隣り合うパッドＰＤ３が配置されているピッチＬＰが約３４μｍであり、隣り合うパッドＰＤ３の間隔が約１５μｍである場合には、図３に示したパッドＰＤ３に比べて長辺が約２倍以上となり、短辺方向でのパッドＰＤ３の中心位置を図３に示したパッドＰＤ３の中心位置と揃えることができるので、図１０〜図１２を用いて説明した薄膜シート２を用いることが可能となり、図１６に示す位置ＰＯＳ１、ＰＯＳでプローブ７Ａ、７ＢのそれぞれがパッドＰＤ３に接触することになる。

また、パッドＰＤ３の数がさらに多い場合には、３列以上で配列されている場合もある。図１７は３列で配列されたパッドＰＤ３に対応した薄膜シート２の要部平面図であり、図１８は４列で配列されたパッドＰＤ３に対応した薄膜シート２の要部平面図である。チップＣＨＰのサイズが同じであれば、パッドＰＤ３の配列数が増えるに従って、図１０を用いて説明した距離ＬＸがさらに狭くなるので、上記金属膜２１Ａ、２１Ｂを含む金属膜が接触してしまうことがさらに懸念される。そこで、図１７および図１８に示すように、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄを、たとえば図１０に示した金属膜２１Ａの平面パターンを４５°回転させたものとすることで、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄが互いに接触してしまう不具合を防ぐことが可能となる。また、ここでは図１０に示した金属膜２１Ａの平面パターンを４５°回転させた例について説明したが、４５°に限定するものではなく、金属膜２１Ａ、２１Ｂ、２１Ｃ、２１Ｄの互いの接触を防ぐことができるのであれば他の回転角でもよい。なお、金属膜２１Ｃには、プローブ７Ｂが対応するパッドＰＤ３よりさらにチップＣＨＰ内の内側に配置されたパッドＰＤ３に対応するプローブ７Ｃが形成され、金属膜２１Ｄには、プローブ７Ｃが対応するパッドＰＤ３よりさらにチップＣＨＰ内の内側に配置されたパッドＰＤ３に対応するプローブ７Ｄが形成されている。

ここで、図１９は図１８中のＤ−Ｄ線に沿った要部断面図であり、図２０は図１８中のＥ−Ｅ線に沿った要部断面図である。図１８に示したように、４列のパッドＰＤ３に対応するプローブ７Ａ〜７Ｄを有する金属膜２１Ａ〜２１Ｄを配置した場合には、金属膜２１Ａ〜２１Ｄのそれぞれに上層から電気的に接続する配線のすべてを同一の配線層で形成することが困難になる。これは、上記距離ＬＸが狭くなることによって、金属膜２１Ａ〜２１Ｄのそれぞれ同士が接触する虞が生じるのと共に、金属膜２１Ａ〜２１Ｄに電気的に接続する配線同士も接触する虞が生じるからである。
そこで、本実施の形態１においては、図１９および図２０に示すように、それら配線を２層の配線層（配線２３、２６）から形成することを例示することができる。なお、配線２６およびポリイミド膜２５上には、ポリイミド膜２７が形成されている。相対的に下層の配線２３はポリイミド膜２２に形成されたスルーホール２４の底部で金属膜２１Ａ、２１Ｃと接触し、相対的に上層の配線２６はポリイミド膜２２、２５に形成されたスルーホール２８の底部で金属膜２１Ｂ、２１Ｄと接触している。それにより、同一の配線層においては、隣り合う配線２３または配線２６の間隔を大きく確保することが可能となるので、隣り合う配線２３または配線２６が接触してしまう不具合を防ぐことができる。また、パッドＰＤ３が５列以上となり、それに対応するプローブ数が増加して上記距離ＬＸが狭くなる場合には、さらに多層に配線層を形成することによって、配線間隔を広げてもよい。

次に、上記の本実施の形態１の薄膜シート２の構造について、その製造工程と併せて図２１〜図２７を用いて説明する。図２１〜図２７は、図１０〜図１２を用いて説明した２列のパッドＰＤ３（図３参照）に対応したプローブ７Ａ、７Ｂを有する薄膜シート２の製造工程中の要部断面図である。

まず、図２１に示すように、厚さ０．２ｍｍ〜０．６ｍｍ程度のシリコンからなるウエハ３１を用意し、熱酸化法によってこのウエハ３１の両面に膜厚０．５μｍ程度の酸化シリコン膜３２を形成する。続いて、フォトレジスト膜をマスクとしてウエハ３１の主面側の酸化シリコン膜３２をエッチングし、ウエハ３１の主面側の酸化シリコン膜３２にウエハ３１に達する開口部を形成する。次いで、残った酸化シリコン膜３２をマスクとし、強アルカリ水溶液（たとえば水酸化カリウム水溶液）をもちいてウエハ３１を異方的にエッチングすることによって、ウエハ３１の主面に（１１１）面に囲まれた４角錐型または４角錐台形型の穴３３を形成する。

次に、図２２に示すように、上記穴３３の形成時にマスクとして用いた酸化シリコン膜３２をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ３１に熱酸化処理を施すことにより、穴３３の内部を含むウエハ３１の全面に膜厚０．５μｍ程度の酸化シリコン膜３４を形成する。次いで、穴３３の内部を含むウエハ３１の主面に導電性膜３５を成膜する。この導電性膜３５は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。次いで、導電性膜３５上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程で金属膜２１Ａ、２１Ｂ（図１０〜図１２参照）が形成される領域のフォトレジスト膜を除去し、開口部を形成する。

次に、導電性膜３５を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜３５上に硬度の高い導電性膜３７および導電性膜３８を順次堆積する。本実施の形態１においては、導電性膜３７をロジウム膜とし、導電性膜３８をニッケル膜とすることを例示できる。ここまでの工程により、導電性膜３７、３８から前述の金属膜２１Ａ、２１Ｂを形成することができる。また、穴３３内の導電性膜３７、３８が前述のプローブ７Ａ、７Ｂとなる。なお、導電性膜３５は、後の工程で除去されるが、その工程については後述する。

金属膜２１Ａ、２１Ｂにおいては、後の工程で前述のプローブ７Ａ、７Ｂが形成された時に、ロジウム膜から形成された導電性膜３７が表面となり、導電性膜３７がパッドＰＤ３に直接接触することになる。そのため、導電性膜３７としては、硬度が高く耐磨耗性に優れた材質を選択することが好ましい。また、導電性膜３７はパッドＰＤ３に直接接触するため、プローブ７Ａ、７Ｂによって削り取られたパッドＰＤ３の屑が導電性膜３７に付着すると、その屑を除去するクリーニング工程が必要となり、プローブ検査工程が延びてしまうことが懸念される。そのため、導電性膜３７としては、パッドＰＤ３を形成する材料が付着し難い材質を選択することが好ましい。そこで、本実施の形態１においては、導電性膜３７として、これらの条件を満たすロジウム膜を選択している。それにより、そのクリーニング工程を省略することができる。

次に、上記金属膜２１Ａ、２１Ｂ（導電性膜３７、３８）の成膜に用いたフォトレジスト膜を除去した後、図２３に示すように、金属膜２１Ａ、２１Ｂおよび導電性膜３５を覆うようにポリイミド膜２２（図１１および図１２も参照）を成膜する。続いて、そのポリイミド膜２２に金属膜２１Ａ、２１Ｂに達する前述のスルーホール２４を形成する。このスルーホール２４は、レーザを用いた穴あけ加工またはアルミニウム膜をマスクとしたドライエッチングによって形成することができる。

次に、図２４に示すように、スルーホール２４の内部を含むポリイミド膜２２上に導電性膜４２を成膜する。この導電性膜４２は、たとえば膜厚０．１μｍ程度のクロム膜および膜厚１μｍ程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜４２上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜４２に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜４２上に導電性膜４３を成膜する。本実施の形態１においては、導電性膜４３として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。

次に、上記フォトレジスト膜を除去した後、導電性膜４３をマスクとして導電性膜４２をエッチングすることにより、導電性膜４２、４３からなる配線２３を形成する。配線２３は、スルーホール２４の底部にて金属膜２１Ａ、２１Ｂと電気的に接続することができる。次いで、図２５に示すように、ウエハ３１の主面に前述のポリイミド膜２５を成膜する。

次に、図２６に示すように、たとえばフッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ３１の裏面の酸化シリコン膜３４を除去する。続いて、強アルカリ水溶液（たとえば水酸化カリウム水溶液）を用いたエッチングにより、薄膜シート２を形成するための型材であるウエハ３１を除去し、本実施の形態１の薄膜シート２を製造する。次いで、酸化シリコン膜３４および導電性膜３５を順次エッチングにより除去する。この時、酸化シリコン膜３４はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングし、導電性膜３５に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜３５に含まれる銅膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、プローブ７Ａ、７Ｂを形成する導電性膜３７（図２２参照）であるロジウム膜がプローブ７Ａ、７Ｂの表面に現れる。前述したように、ロジウム膜が表面に形成されたプローブ７Ａ、７Ｂにおいては、プローブ７Ａ、７Ｂが接触するパッドＰＤ３の材料であるＡｕなどが付着し難く、Ｎｉより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。

ところで、図７を用いて説明した押圧具９およびエラストマ９Ａは、製造中の薄膜シート２に貼付してもよい。図２７に示すように、上記ポリイミド膜２５の成膜後、エポキシ系樹脂製の接着剤を用いてポリイミド膜２５の表面にエラストマ９Ａおよび押圧具９を順次貼付する。その後は図２６を用いて説明した工程を経て薄膜シート２を製造する（図２８参照）。このように、押圧具９およびエラストマ９Ａを製造中の薄膜シート２に貼付した場合には、押圧具９がチップＣＨＰを形成するシリコンと線膨張率が近い４２アロイから形成されていることから、予め各プローブ７を対応するパッドＰＤ３、ＰＤ４と対向する位置となるように形成しておくことにより、薄膜シート２をプローブカードに取り付けた際に、押圧具９を押し出すことによって薄膜シート２を引き伸ばし、各プローブ７の先端の位置をそれぞれが対応するパッドＰＤ３、ＰＤ４と対向する位置となるように調整する工程を省略することが可能となる。

（実施の形態２）
本実施の形態２は、前記実施の形態１でも説明した薄膜シート２（図７参照）を他の構造としたものである。

本実施の形態２の薄膜シート２の製造工程は、前記実施の形態１において図２１〜図２５を用いて説明した工程までは同様である。その後、図２９に示すように、ポリイミド膜２５の上面に金属シート４５を固着する。この時、ポリイミド膜２５は、金属シート４５の接着層として機能する。この金属シート４５としては、線膨張率が低く、かつシリコンから形成されたウエハ３１の線膨張率に近い材質を選ぶものであり、本実施の形態２では、たとえば４２アロイ（ニッケル４２％かつ鉄５８％の合金で、線膨張率４ｐｐｍ／℃）またはインバー（ニッケル３６％かつ鉄６４％の合金で、線膨張率１．５ｐｐｍ／℃）を例示することができる。また、金属シート４５を用いる代わりにウエハ３１と同じ材質のシリコン膜を形成してもよいし、シリコンと同程度の線膨張率を有する材質、たとえば鉄とニッケルとコバルトとの合金、またはセラミックと樹脂との混合材料などでもよい。このような金属シート４５を固着するには、ウエハ３１の主面に位置合わせしつつ重ね合わせ、１０〜２００ｋｇｆ／ｃｍ^２程度で加圧しながらポリイミド膜２５のガラス転移点温度以上の温度で加熱を行い、加熱加圧圧着することによって実現できる。

このような金属シート４５をポリイミド膜２５を用いて固着することによって、形成される薄膜シート２の強度の向上を図ることができる。また、金属シート４５を固着しない場合には、プローブ検査時の温度に起因する薄膜シート２および検査対象のウエハの膨張または収縮によって、プローブ７Ａ、７Ｂと対応するパッドＰＤ３との相対的な位置がずれてしまい、プローブ７Ａ、７Ｂが対応するパッドＰＤ３と接触できなくなってしまう不具合が懸念される。一方、本実施の形態２によれば、金属シート４５を固着したことにより、プローブ検査時の温度に起因する薄膜シート２および検査対象のウエハの膨張量または収縮量を揃えることができる。それにより、プローブ７Ａ、７Ｂと対応するパッドＰＤ３との相対的な位置がずれてしまうことを防ぐことが可能となる。すなわち、プローブ７Ａ、７Ｂと対応するパッドＰＤ３とがプローブ検査時の温度に関係なく常に電気的接触を保つことが可能となる。また、様々な状況下での薄膜シート２と検査対象のウエハとの相対的な位置制度を確保することが可能となる。

次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして金属シート４５をエッチングし、プローブ７Ａ、７Ｂ上の金属シート４５に開口部４６を形成し、平面で金属膜２１Ａ間または金属膜２１Ｂ間の領域上の金属シート４５に開口部４７を形成する。本実施の形態２において、このエッチングは、塩化第二鉄溶液を用いたスプレーエッチングとすることができる。

次に、上記フォトレジスト膜を除去した後、図３０に示すように、開口部４６内に、エラストマ４８を形成する。この時、エラストマ４８は所定量が開口部４６の上部へ出るように形成する。本実施の形態２においては、エラストマ４８を形成する方法として、開口部４６内に弾性樹脂を印刷もしくはディスペンサ塗布する方法、またはシリコンシートを設置する方法を例示することができる。エラストマ４６は、多数のプローブ７Ａ、７Ｂの先端がパッドＰＤ３に接触する際の衝撃を緩和しつつ、個々のプローブ７Ａ、７Ｂの先端の高さのばらつきを局部的な変形によって吸収し、パッドＰＤ３の高さのばらつきに倣った均一な食い込みによってプローブ７Ａ、７ＢとパッドＰＤ３との接触を実現する。

次に、図３１に示すように、前記実施の形態１において図２６を用いて説明した工程と同様に２層の酸化シリコン膜３４、ウエハ３１および導電性膜３５を除去する。

次に、図３２に示すように、開口部４７下のポリイミド膜２５、２２を除去し、開口部４９を形成する。この開口部４９は、レーザを用いた穴あけ加工または金属シート４５およびエラストマ４８をマスクとしたドライエッチングによって形成することができる。その後、図３３に示すように、前記実施の形態１でも説明した押圧具９をエラストマ４８上に接着して本実施の形態２の薄膜シート２を製造する。

上記の工程によって製造した本実施の形態２の薄膜シート２は、金属シート４５が接着されたことにより剛性が向上している。また、図３４に示すように、検査対象のウエハ（チップＣＨＰ）に反りが生じていると、パッドＰＤ３の高さとパッドＰＤ４の高さとの間に差Ｓが生じる。そのため、このような差Ｓが生じていると、相対的に高さの低いパッドＰＤ４にプローブ７Ａ、７Ｂが接触できなくなる不具合の発生が懸念される。しかしながら、金属膜２１Ａ間（金属膜２１Ｂ間）に開口部４９が形成されていることにより、薄膜シート２は、この開口部４９での剛性が低下する。それにより、プローブ検査時に押圧具５０により圧力を加えると、エラストマ４８の弾性変形の範囲内で薄膜シート２にも開口部４９で段差を持たせることができる。その結果、薄膜シート２に上記差Ｓを解消するような段差が生じさせることができるので、すべてのプローブ７Ａ、７ＢをパッドＰＤ３、ＰＤ４に確実に接触させることが可能となる。

また、図３５に示すように、検査対象のウエハ（チップＣＨＰ）の主面に異物ＤＳＴが付着しているような場合に、薄膜シート２に上記開口部４９が設けられていないと、プローブ７Ａ、７ＢをパッドＰＤ３、ＰＤ４に接触させようとした時に薄膜シート２が異物ＤＳＴに乗り上げ、パッドＰＤ３、ＰＤ４にプローブ７Ａ、７Ｂが接触できなくなる不具合の発生が懸念される。また、薄膜シート２が異物ＤＳＴに乗り上げてしまうことによって薄膜シート２が変形してしまうことも懸念され、特に異物ＤＳＴがプローブ７Ａ、７Ｂの近傍に存在する場合には、プローブ７Ａ、７Ｂが薄膜シート２の内部にめり込んでしまう不具合の発生も懸念される。しかしながら、上記開口部４９を設けたことにより、平面で開口部４９内に異物ＤＳＴが位置するようにできるので、それら不具合の発生の確率を低下することが可能となる。

ここで、上記開口部４９の平面パターンについて説明する。図３６、図３８、図４０、図４２および図４４は薄膜シート２の下面の要部平面図であり、図３７、図３９、図４１、図４３および図４５はそれぞれ図３６、図３８、図４０、図４２および図４４中のＦ−Ｆ線に沿った要部断面図である。

本実施の形態２において、開口部４９の平面パターンとしては、まず図３６に示すような矩形のパターンを例示することができる。このような矩形のパターンとすることによって薄膜シート２の剛性が低下し過ぎる場合には、図３８に示すように、平面矩形の開口部４９の対角線上に梁状にポリイミド膜２２、２５および金属シート４５を残す構造としてもよい。これにより、薄膜シート２に所望の剛性を保つことが可能となる。また、図４０に示すように、図３８に示したような開口部４９のパターンをスリット状に加工し、前述の梁状のポリイミド膜２２、２５および金属シート４５を残す構造としてもよい。それによっても薄膜シート２に所望の剛性を保つことが可能となる。このようなスリット状の開口部４９は、図３２を用いて説明したようなレーザを用いた穴あけ加工によって形成することにより、加工に要する時間を短縮することができる。また、図６および図７を用いて説明した接着リング６および押圧具９が平面円形である場合には、図４２に示すように、開口部４９を平面円形のパターンとしてもよい。接着リング６および押圧具９が平面円形である場合に、開口部４９が平面矩形のパターンであると、矩形パターンの角部などに不用な力が集中することが懸念されるが、平面円形のパターンとすることによって、そのような不用な力の集中を防ぐことが可能となる。また、図３を用いて説明したように、検査対象のチップＣＨＰは、平面で短辺および長辺を有する矩形であることから、図４４に示すように、開口部４９を短辺および長辺を有する平面矩形のパターンで形成し、そのパターン内において、短辺に沿った方向に延在する複数の梁状にポリイミド膜２２、２５および金属シート４５を残す構造としてもよい。それにより、薄膜シート２に所望の剛性を保つことが可能となる。

上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。

（実施の形態３）
図４６は本実施の形態３の半導体集積回路装置を形成したチップの要部を示す断面図であり、紙面左側の断面は積層配線が形成された領域を示し、紙面右側の断面はボンディングパッド（以降、単にパッドと記す）が形成された領域を示している。

たとえばｐ型の単結晶Ｓｉ（シリコン）からなる基板８１の主面にはｐ型ウエル８２が形成されており、ｐ型ウエルの素子分離領域には素子分離溝８３が形成されている。素子分離溝８３は、基板８１をエッチングして形成した溝に酸化シリコンなどの絶縁膜８４を埋め込んだ構成になっている。

ｎチャネル型ＭＩＳＦＥＴＱｎは、主としてゲート酸化膜８５、ゲート電極８６およびＬＤＤ（Lightly Doped Drain）構造のｎ型半導体領域（ソース、ドレイン）８７からなる。ゲート電極６は、たとえばＰ（リン）がドープされた低抵抗多結晶シリコン膜、ＷＮ（窒化タングステン）膜およびＷ（タングステン）膜を積層した３層の導電性膜によって形成されている。

ｎチャネル型ＭＩＳＦＥＴの上部には、酸化シリコン膜８９が形成されている。この酸化シリコン膜８９にはｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域（ソース、ドレイン）８７に達するコンタクトホールが形成されており、そのコンタクトホールの内部には、たとえばバリアメタル（ＴｉＮ／Ｔｉ）とＷ膜との積層膜からなるプラグ９０が埋め込まれている。

酸化シリコン膜８９上には、第１層目の配線９１が形成されている。この配線９１は、たとえばＡｌを主成分として含む厚い膜厚のＡｌ合金膜（たとえばＣｕ（銅）およびＳｉを含む）とこのＡｌ合金膜を挟む薄い膜厚のＴｉ膜およびＴｉＮ膜とからなる３層の導電性膜によって形成されている。また、配線９１は、上記プラグ９０を通じてｎチャネル型ＭＩＳＦＥＴＱｎのｎ型半導体領域（ソース、ドレイン）８７の一方と電気的に接続されている。

配線９１の上部には、酸化シリコン膜９２が形成されている。この酸化シリコン膜９２には配線９１に達するコンタクトホールが形成されており、そのコンタクトホールの内部には、上記プラグ９０と同様にバリアメタル（ＴｉＮ／Ｔｉ）とＷ膜との積層膜からなるプラグ９３が埋め込まれている。

酸化シリコン膜９２上には、配線９１と同様の構成の第２層目の配線９４が形成されている。この配線９４は、上記プラグ９３を通じて配線９１と電気的に接続されている。

配線９４上には、酸化シリコン膜９５が形成されている。この酸化シリコン膜９５には配線９４に達するコンタクトホール９６が形成されており、その内部には、上記プラグ９０、９３と同様にバリアメタル（ＴｉＮ／Ｔｉ）とＷ膜との積層膜からなるプラグ９７が埋め込まれている。

酸化シリコン膜９５上には、配線９１、９４と同様の構成の第３層目の配線９８Ａ、９８Ｂが形成されている。積層配線が形成された領域に配置された配線９８Ａは、プラグ９７を通じて配線９４と電気的に接続されている。また、配線９８Ｂは、パッドが形成された領域に配置されている。

配線９８上には、プラズマ中で形成された酸化シリコン膜９９、１００が積層されている。積層配線が形成された領域において、酸化シリコン膜９９、１００には配線９８Ａに達するコンタクトホール１０１Ａが形成されており、その内部には、上記プラグ９０、９３、９７と同様に、薄い膜厚のバリアメタル（ＴｉＮ／Ｔｉ）と厚い膜厚のＷ膜との積層膜からなるプラグ１０２Ａが埋め込まれている。一方、パッドが形成された領域では、酸化シリコン膜９９、１００には配線９８Ｂに達するコンタクトホール１０１Ｂが形成されており、その内部にはバリアメタル（ＴｉＮ／Ｔｉ）とＷ膜との積層膜からなるプラグ１０２Ｂが埋め込まれている。

積層配線が形成された領域においては、酸化シリコン膜１００上に第４層目の配線１０３が形成されている。また、プラグ１０２Ｂの上部にはパッド（パッド電極）ＢＰが形成されている。

上記配線１０３は、厚い膜厚のＡｌ合金膜とこのＡｌ合金膜を挟む薄い膜厚のＴｉ膜およびＴｉＮ膜とからなる３層の導電性膜から形成されている。この配線１０３は、上記プラグ１０２Ａを通じて配線９８Ａと電気的に接続されている。また、パッドＢＰは、３層の導電性膜によって構成された前記配線１０３と同一の工程で形成された配線を用いて形成される。

第４層目の配線１０３およびパッドＢＰの上部には、たとえば酸化シリコン膜１０４Ａと窒化シリコン膜１０４Ｂとを積層した２層の絶縁膜によって構成される表面保護膜１０４が形成されている。また、パッドＢＰの上部において、この表面保護膜１０４にはパッドＢＰに達する開口部１０５が形成されている。

本実施の形態３のチップは、ボンディングワイヤ（図示は省略す）を用いて実装される。このようなチップに対しても前記実施の形態１、２で説明したプローブカードを用いてプローブ検査を実施することができる。その際、前記実施の形態１、２で説明したプローブ７（図７参照）が接触するのはパッドＢＰである。プローブ検査が終了した後、基板８１を各々のチップへと分割し、ボンディングワイヤをパッドＢＰと実装基板（図示は省略）とに接続することによってチップを実装基板へ実装する。

上記のような本実施の形態３によっても、前記実施の形態１、２と同様の効果を得ることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態では、薄膜シートに形成されたプローブをバンプ電極に接触させてプローブ検査を実施する場合について説明したが、バンプ電極を形成する前に、バンプ電極下に配置されるパッドにプローブを接触させてプローブ検査を実施してもよい。

本発明の半導体集積回路装置の製造方法は、たとえば半導体集積回路装置の製造工程におけるプローブ検査工程に広く適用することができる。

Claims (10)

1. 半導体集積回路装置の製造方法であって、
   （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程と、
   （ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された第１領域を前記第１配線基板から離間して保持するように前記第１シートに接着された接着リングと、前記第１シートのうち前記第１領域を裏面側から押し出す押圧具と、前記押圧具を押し出す押圧機構と、前記複数の接触端子の前記先端を前記複数の第１電極に接触させる際のコンタクト加圧量を制御する加圧機構とを有する第１カードを用意する工程と、
   （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程と、
   を有し、
   前記（ｃ）工程は、
   （ｃ１）前記押圧機構により、前記第１領域を前記裏面側から、前記押圧具を押し出すことにより前記第１シートを引き伸ばし、前記複数の接触端子の前記先端の位置を、対応する前記複数の第１電極の対向する位置となるように調整する工程と、
   （ｃ２）前記複数の接触端子の前記先端が前記複数の第１電極に接触した際、前記接着リングと前記押圧具とは一体となり、前記加圧機構により前記コンタクト加圧量を制御する工程と、
   を有し、
   前記（ｃ１）工程における前記押圧機構による前記第１領域の押し出し量と、前記（ｃ２）工程における前記加圧機構による前記コンタクト加圧量とは、それぞれ独立に制御され、
   前記押圧機構はプランジャ内に内蔵され、
   前記プランジャは、加重治具に固定され、
   前記加重治具は、前記接着リングと連結され、
   前記押圧機構による押圧力は、前記押圧具を介して前記第１シートに伝わり、
   前記（ｃ２）工程において、前記加重治具、前記押圧具、前記接着リングおよび前記プランジャは一体となり、前記加圧機構により前記コンタクト加圧量を制御する。
2. 請求項１記載の半導体集積回路装置の製造方法において、
   前記接触端子の前記先端は、前記第１シートに接着された前記接着リングの接着面より、前記半導体ウエハの主面方向に押し出されている。
3. 請求項１記載の半導体集積回路装置の製造方法において、
   前記（ｃ）工程時において、１つの前記接触端子に加わる荷重は３ｇ未満である。
4. 請求項１記載の半導体集積回路装置の製造方法において、
   前記半導体ウエハの前記主面上には、ＳｉＯ_２と比べて誘電率の低い絶縁膜が形成されている。
5. 請求項１記載の半導体集積回路装置の製造方法において、
   前記半導体集積回路は、前記第１電極下に配置されている。
6. 請求項１記載の半導体集積回路装置の製造方法において、
   前記第１電極は、金を主成分とした突起電極またはアルミニウムを主成分としたパッド電極である。
7. 請求項１記載の半導体集積回路装置の製造方法において、
   前記押圧具は、前記第１シートの前記第１領域の前記裏面側に貼付される。
8. 請求項１記載の半導体集積回路装置の製造方法において、
   前記押圧機構は、ばねを含み、
   前記加圧機構は、複数のばねを含む。
9. 半導体集積回路装置の製造方法であって、
   （ａ）複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第１電極が形成された半導体ウエハを用意する工程と、
   （ｂ）第１配線が形成された第１配線基板と、前記複数の第１電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第２配線が形成され、前記第２配線が前記第１配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記第１配線基板に保持された第１シートと、前記第１シートのうち前記複数の接触端子が形成された第１領域を前記第１配線基板から離間して保持するように前記第１シートに接着された接着リングと、前記第１シートのうち前記第１領域を裏面側から押し出す押圧具と、前記押圧具を押し出す押圧機構と、前記複数の接触端子の前記先端を前記複数の第１電極に接触させる際のコンタクト加圧量を制御する加圧機構とを有する第１カードを用意する工程と、
   （ｃ）前記複数の接触端子の前記先端を前記複数の第１電極に接触させて前記半導体集積回路の電気的検査を行う工程と、
   を有し、
   前記（ｃ）工程は、
   （ｃ１）前記押圧機構により、前記第１領域を前記裏面側から、前記押圧具を押し出すことにより前記第１シートを引き伸ばし、前記複数の接触端子の前記先端の位置を、対応する前記複数の第１電極の対向する位置となるように調整する工程と、
   （ｃ２）前記複数の接触端子の前記先端が前記複数の第１電極に接触した際、前記接着リングと前記押圧具とは一体となり、前記加圧機構により前記コンタクト加圧量を制御する工程と、
   を有し、
   前記押圧機構から前記第１シートへ伝わる押圧力は、前記第１シートの引き伸ばしのみに用いられ、
   前記（ｃ１）工程における前記押圧機構による前記第１領域の押し出し量と、前記（ｃ２）工程における前記加圧機構による前記コンタクト加圧量とは、それぞれ独立に制御され、
   前記押圧機構はプランジャ内に内蔵され、
   前記プランジャは、加重治具に固定され、
   前記加重治具は、前記接着リングと連結され、
   前記押圧機構による押圧力は、前記押圧具を介して前記第１シートに伝わり、
   前記（ｃ２）工程において、前記加重治具、前記押圧具、前記接着リングおよび前記プランジャは一体となり、前記加圧機構により前記コンタクト加圧量を制御する。
10. 請求項９記載の半導体集積回路装置の製造方法において、
    前記押圧具は、前記第１シートの前記第１領域の前記裏面側に貼付される。

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