JP2007134554A - 半導体集積回路装置の製造方法およびプローブカード - Google Patents
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Abstract
【解決手段】配線23と、配線23と電気的に接続する配線26もしくは配線23とは電気的に接続しない配線26Aとが重なるように各配線の平面パターンを形成し、プローブ7A、7Bの上部には、配線23および配線26(もしくは配線26A)の両方が配置される平面パターンとする。また、薄膜シート中の各配線層において、配線の配置間隔および配線の配置密度が均一になるように配線のパターンを形成する。
【選択図】図29
Description
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された第1配線基板と、前記複数の第1電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第2配線および前記複数の接触端子とは電気的に接続しない複数の第3配線が形成され、前記複数の第2配線が前記複数の第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第1配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された第1領域を裏面側より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程。
前記複数層の配線層の各々において、前記複数の接触端子の各々の上部に相当する位置に前記第2配線もしくは前記第3配線を配置する。
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された第1配線基板と、前記複数の第1電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第2配線および前記複数の接触端子とは電気的に接続しない複数の第3配線が形成され、前記複数の第2配線が前記複数の第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第1配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された第1領域を裏面側より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程。
前記第1シート中において、前記複数の接触端子の各々の上部に相当する位置には、前記複数層の配線層のうちの最下層の第1配線層に含まれる前記第2配線のみを配置する。
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された第1配線基板と、前記複数の第1電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第2配線および前記複数の接触端子とは電気的に接続しない複数の第3配線が形成され、前記複数の第2配線が前記複数の第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第1配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された第1領域を裏面側より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程。
前記(c)工程は、前記半導体ウエハ内において互いに1つ以上の前記チップ領域分を離間して並列する2つ以上の前記チップ領域に対して一括して行う。
第1配線が形成された第1配線基板と、
半導体ウエハの主面に形成された複数の第1電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第2配線および前記複数の接触端子とは電気的に接続しない複数の第3配線が形成され、前記複数の第2配線が前記複数の第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第1配線基板に保持された第1シートと、
前記第1シートのうち前記複数の接触端子が形成された第1領域を裏面側より押圧する押圧機構とを有し、
前記複数の第2配線および前記複数の第3配線は、前記第1シート中にて複数層の配線層から形成され、
前記複数層の配線層の各々において、前記複数の接触端子の各々の上部に相当する位置に前記第2配線もしくは前記第3配線が配置されている。
第1配線が形成された第1配線基板と、
半導体ウエハの主面に形成された複数の第1電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第2配線および前記複数の接触端子とは電気的に接続しない複数の第3配線が形成され、前記複数の第2配線が前記複数の第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第1配線基板に保持された第1シートと、
前記第1シートのうち前記複数の接触端子が形成された第1領域を裏面側より押圧する押圧機構とを有し、
前記複数の第2配線および前記複数の第3配線は、前記第1シート中にて複数層の配線層から形成され、
前記第1シート中において、前記複数の接触端子の各々の上部に相当する位置には、前記複数層の配線層のうちの最下層の第1配線層に含まれる前記第2配線のみが配置されている。
第1配線が形成された第1配線基板と、
半導体ウエハの主面に形成された複数の第1電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第2配線および前記複数の接触端子とは電気的に接続しない複数の第3配線が形成され、前記複数の第2配線が前記複数の第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第1配線基板に保持された第1シートと、
前記第1シートのうち前記複数の接触端子が形成された第1領域を裏面側より押圧する押圧機構とを有し、
前記複数の第2配線および前記複数の第3配線は、前記第1シート中にて1層の配線層から形成され、
前記複数の接触端子が1度に接触する前記複数の第1電極は、前記半導体ウエハ内にて選択され互いに1つ以上のチップ領域分を離間して並列する複数の前記チップ領域内に形成されている。
(1)シリコンウエハを半導体集積回路の製造に用いるのと同様なパターニング手法によって、配線層およびそれに電気的に接続された先端部を一体的に形成した複数の接触端子またはプローブを有し、複数の配線層を有する薄膜プローブにおいて、上下の配線層にて平面で配線が重なるように各配線の平面パターンを形成するので、各々の接触端子またはプローブの上部において薄膜プローブの厚さを均一にすることができる。それにより、
各々の接触端子またはプローブと検査対象の複数のチップに設けられたテストパッドとを確実に接触させることができる。
(2)シリコンウエハを半導体集積回路の製造に用いるのと同様なパターニング手法によって配線層およびそれに電気的に接続された先端部を一体的に形成した複数の接触端子またはプローブを有し複数の配線層を有する薄膜プローブにおいて、各配線層にて配線の配置間隔および配線の配置密度が均一になるように配線のパターンを形成するので、各々の接触端子またはプローブの上部において薄膜プローブの厚さおよび剛性を均一にすることができる。それにより、各々の接触端子またはプローブの近傍では薄膜プローブに皺および撓みが発生することを防ぐことができるので、各々の接触端子またはプローブと検査対象の複数のチップに設けられたテストパッドとのコンタクト性を向上することができる。
図1は、本実施の形態1のプローブカード(第1カード)の要部断面図である。図1に示すように、本実施の形態1のプローブカードは、多層配線基板(第1配線基板)1、薄膜シート(第1シート)2、テスタヘッドTHD、フロッグリングFGRおよびカードホルダCHDなどから形成されている。テスタヘッドTHDとフロッグリングFGRとの間、およびフロッグリングFGRと多層配線基板1との間は、それぞれ複数本のポゴピンPGPを介して電気的に接続され、それによりテスタヘッドTHDと多層配線基板1との間が電気的に接続されている。カードホルダCHDは、多層配線基板1をプローバに機械的に接続するもので、かつポゴピンPGPからの圧力によって多層配線基板1に反りが生じてしまうことを防ぐ機械的強度を持つ。
前記実施の形態1では、前記実施の形態1のプローブカードにおけるチャネル割り付けに制約がある場合の薄膜シート2中の各配線層の配線の平面パターンについて説明したが、本実施の形態2では、プローブカードにおけるチャネル割り付けに制約がない場合の例について説明する。
本実施の形態3では、ウエハWH(図5参照)内において1個以上のチップ10に相当する間隔を離間して並ぶ2個のチップ10に対して一度にプローブ検査を実施する場合の薄膜シート2中の配線の平面パターンについて説明する。
前記実施の形態1では、プローブ検査(電気的検査)を行う対象として複数の機能の半導体集積回路が形成されたSoC構造のチップを例示したが、本実施の形態4では、LCD(Liquid Crystal Display)ドライバが形成されたチップを例示する。
2 薄膜シート(第1シート)
3 プランジャ
3A ばね
4 押さえリング
5 開口部
6 接着リング
7、7A、7B、7C、7D プローブ(接触端子)
8 ポゴ座
9 押圧具(押圧機構)
10 チップ(チップ領域)
11、12 パッド(テストパッド(第1電極))
14、15 画素電極
16、18 ガラス基板
17 液晶層
21A、21B、21C、21D 金属膜
22、25、27 ポリイミド膜
23 配線(第2配線)
23A 配線(第3配線)
24、28 スルーホール
26 配線(第2配線)
26A 配線(第3配線)
31 ウエハ
32 酸化シリコン膜
33 穴
34 酸化シリコン膜
35 導電性膜
37、38、42、43 導電性膜
CHD カードホルダ
FGR フロッグリング
IA 中心領域
OA 外周領域
PGP ポゴピン
SB 補助基板
THD テスタヘッド
WH ウエハ
Claims (22)
- 以下の工程を含む半導体集積回路装置の製造方法:
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された第1配線基板と、前記複数の第1電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第2配線および前記複数の接触端子とは電気的に接続しない複数の第3配線が形成され、前記複数の第2配線が前記複数の第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第1配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された第1領域を裏面側より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程。
ここで、前記複数の第2配線および前記複数の第3配線は、前記第1シート中にて複数層の配線層から形成し、
前記複数層の配線層の各々において、前記複数の接触端子の各々の上部に相当する位置に前記第2配線もしくは前記第3配線を配置する。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記複数層の配線層の各々において、前記複数の第2配線および前記複数の第3配線を含む複数の配線の粗密が均一化されている。 - 請求項2記載の半導体集積回路装置の製造方法において、
前記複数層の配線層の各々において、前記複数の第2配線および前記複数の第3配線を含む前記複数の配線の幅および間隔が揃えられている。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記(c)工程は、前記半導体ウエハ内において並列して隣接する2つの前記チップ領域に対して一括して行う。 - 以下の工程を含む半導体集積回路装置の製造方法:
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された第1配線基板と、前記複数の第1電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第2配線および前記複数の接触端子とは電気的に接続しない複数の第3配線が形成され、前記複数の第2配線が前記複数の第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第1配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された第1領域を裏面側より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程。
ここで、前記複数の第2配線および前記複数の第3配線は、前記第1シート中にて複数層の配線層から形成し、
前記第1シート中において、前記複数の接触端子の各々の上部に相当する位置には、前記複数層の配線層のうちの最下層の第1配線層に含まれる前記第2配線のみを配置する。 - 請求項5記載の半導体集積回路装置の製造方法において、
前記複数層の配線層の各々において、前記複数の第2配線および前記複数の第3配線を含む複数の配線の粗密が均一化されている。 - 請求項6記載の半導体集積回路装置の製造方法において、
前記複数層の配線層の各々において、前記複数の第2配線および前記複数の第3配線を含む前記複数の配線の幅および間隔が揃えられている。 - 請求項5記載の半導体集積回路装置の製造方法において、
前記(c)工程は、前記半導体ウエハ内において互いに対角的に隣接する複数の前記チップ領域に対して一括して行う。 - 以下の工程を含む半導体集積回路装置の製造方法:
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された第1配線基板と、前記複数の第1電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第2配線および前記複数の接触端子とは電気的に接続しない複数の第3配線が形成され、前記複数の第2配線が前記複数の第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第1配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された第1領域を裏面側より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程。
ここで、前記複数の第2配線および前記複数の第3配線は、前記第1シート中にて1層の配線層から形成し、
前記(c)工程は、前記半導体ウエハ内において互いに1つ以上の前記チップ領域分を離間して並列する2つ以上の前記チップ領域に対して一括して行う。 - 請求項9記載の半導体集積回路装置の製造方法において、
前記配線層において、前記複数の第2配線および前記複数の第3配線を含む複数の配線の粗密が均一化されている。 - 請求項10記載の半導体集積回路装置の製造方法において、
前記配線層において、前記複数の第2配線および前記複数の第3配線を含む前記複数の配線の幅および間隔が揃えられている。 - 第1配線が形成された第1配線基板と、
半導体ウエハの主面に形成された複数の第1電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第2配線および前記複数の接触端子とは電気的に接続しない複数の第3配線が形成され、前記複数の第2配線が前記複数の第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第1配線基板に保持された第1シートと、
前記第1シートのうち前記複数の接触端子が形成された第1領域を裏面側より押圧する押圧機構とを有し、
前記複数の第2配線および前記複数の第3配線は、前記第1シート中にて複数層の配線層から形成され、
前記複数層の配線層の各々において、前記複数の接触端子の各々の上部に相当する位置に前記第2配線もしくは前記第3配線が配置されたプローブカード。 - 請求項12記載のプローブカードにおいて、
前記複数層の配線層の各々では、前記複数の第2配線および前記複数の第3配線を含む複数の配線の粗密が均一化されている。 - 請求項13記載のプローブカードにおいて、
前記複数層の配線層の各々では、前記複数の第2配線および前記複数の第3配線を含む前記複数の配線の幅および間隔が揃えられている。 - 請求項12記載のプローブカードにおいて、
前記複数の接触端子が1度に接触する前記複数の第1電極は、前記半導体ウエハ内にて選択された2つのチップ領域内に形成され、
前記2つのチップ領域は、並列して隣接している。 - 第1配線が形成された第1配線基板と、
半導体ウエハの主面に形成された複数の第1電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第2配線および前記複数の接触端子とは電気的に接続しない複数の第3配線が形成され、前記複数の第2配線が前記複数の第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第1配線基板に保持された第1シートと、
前記第1シートのうち前記複数の接触端子が形成された第1領域を裏面側より押圧する押圧機構とを有し、
前記複数の第2配線および前記複数の第3配線は、前記第1シート中にて複数層の配線層から形成され、
前記第1シート中において、前記複数の接触端子の各々の上部に相当する位置には、前記複数層の配線層のうちの最下層の第1配線層に含まれる前記第2配線のみが配置されたプローブカード。 - 請求項16記載のプローブカードにおいて、
前記複数層の配線層の各々では、前記複数の第2配線および前記複数の第3配線を含む複数の配線の粗密が均一化されている。 - 請求項17記載のプローブカードにおいて、
前記複数層の配線層の各々では、前記複数の第2配線および前記複数の第3配線を含む前記複数の配線の幅および間隔が揃えられている。 - 請求項16記載のプローブカードにおいて、
前記複数の接触端子が1度に接触する前記複数の第1電極は、前記半導体ウエハ内にて選択された複数のチップ領域内に形成され、
前記複数のチップ領域は、互いに対角的に隣接している。 - 第1配線が形成された第1配線基板と、
半導体ウエハの主面に形成された複数の第1電極に接触させるための複数の接触端子、前記複数の接触端子と電気的に接続する複数の第2配線および前記複数の接触端子とは電気的に接続しない複数の第3配線が形成され、前記複数の第2配線が前記複数の第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの前記主面に対向して前記第1配線基板に保持された第1シートと、
前記第1シートのうち前記複数の接触端子が形成された第1領域を裏面側より押圧する押圧機構とを有し、
前記複数の第2配線および前記複数の第3配線は、前記第1シート中にて1層の配線層から形成され、
前記複数の接触端子が1度に接触する前記複数の第1電極は、前記半導体ウエハ内にて選択され互いに1つ以上のチップ領域分を離間して並列する複数の前記チップ領域内に形成されているプローブカード。 - 請求項20記載のプローブカードにおいて、
前記配線層では、前記複数の第2配線および前記複数の第3配線を含む複数の配線の粗密が均一化されている。 - 請求項21記載のプローブカードにおいて、
前記配線層では、前記複数の第2配線および前記複数の第3配線を含む前記複数の配線の幅および間隔が揃えられている。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005327183A JP4800007B2 (ja) | 2005-11-11 | 2005-11-11 | 半導体集積回路装置の製造方法およびプローブカード |
TW095139190A TW200725780A (en) | 2005-11-11 | 2006-10-24 | Making method for semiconductor integrated circuit apparatus and probe card |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005327183A JP4800007B2 (ja) | 2005-11-11 | 2005-11-11 | 半導体集積回路装置の製造方法およびプローブカード |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007134554A true JP2007134554A (ja) | 2007-05-31 |
JP4800007B2 JP4800007B2 (ja) | 2011-10-26 |
Family
ID=38040113
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005327183A Expired - Fee Related JP4800007B2 (ja) | 2005-11-11 | 2005-11-11 | 半導体集積回路装置の製造方法およびプローブカード |
Country Status (4)
Country | Link |
---|---|
US (1) | US7688086B2 (ja) |
JP (1) | JP4800007B2 (ja) |
CN (1) | CN1964020A (ja) |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081021 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101028 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |