JP2010266467A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法 Download PDFInfo
- Publication number
- JP2010266467A JP2010266467A JP2010190335A JP2010190335A JP2010266467A JP 2010266467 A JP2010266467 A JP 2010266467A JP 2010190335 A JP2010190335 A JP 2010190335A JP 2010190335 A JP2010190335 A JP 2010190335A JP 2010266467 A JP2010266467 A JP 2010266467A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- semiconductor integrated
- contact terminals
- wiring
- electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Measuring Leads Or Probes (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
【解決手段】ロジウム膜およびニッケル膜が順次積層して形成された金属膜21A、21Bの一部を4角錐型または4角錐台形型に形成されたプローブ7A、7Bとし、配線23と金属膜21A、21Bとの間のポリイミド膜に形成されたスルーホール24を通じて配線23と金属膜21A、21Bとを電気的に接続し、プローブ7Bが形成された金属膜21Bおよびスルーホール24の平面パターンは、プローブ7Aが形成された金属膜21Aおよびスルーホール24の平面パターンを180°回転したパターンとする。
【選択図】図6
Description
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記複数の第1電極は、前記チップ領域の外周に沿って複数列で配列され、第1列に含まれる前記第1電極と第2列に含まれる前記第1電極とは、前記チップ領域の外周に沿った方向で互い違いに配置されているものである。
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記第1シートは、
(b1)結晶性を有する第1基板を用意する工程、
(b2)前記第1基板を選択的かつ異方的にエッチングして、角錐型または角錐台形型の複数の第1穴部を形成する工程、
(b3)前記複数の第1穴部のそれぞれの上部に、前記複数の第1穴部を埋め込む複数の第1金属膜を選択的に形成する工程、
(b4)前記第1基板および前記第1金属膜上に第1ポリイミド膜を形成する工程、
(b5)前記第1ポリイミド膜を選択的にエッチングして前記複数の第1金属膜に達する複数の第1開口部を形成する工程、
(b6)前記第1ポリイミド膜上に前記複数の第1開口部を埋め込む第2金属膜を形成し、前記第2金属膜をパターニングすることによって前記複数の第1金属膜と電気的に接続する複数の前記第2配線を形成する工程、
(b7)複数の前記第2配線および前記第1ポリイミド膜上に第2ポリイミド膜を形成する工程、
(b8)第2シートを前記第1基板上に接着し、前記第1金属膜上の前記第2シートに第2開口部を形成し、前記第1基板上における前記第1金属膜の形成されていない第1領域上の前記第2シートに第3開口部を形成する工程、
(b9)前記第2シートが前記第1基板上に接着された状況下で、前記第2開口部に前記第2開口部を埋め込む弾性材を形成する工程、
(b10)前記第1基板を除去し、前記複数の前記第1金属膜から前記複数の接触端子を形成する工程、
(b11)前記第3開口部下の前記第2ポリイミド膜および前記第1ポリイミド膜を除去する工程、
を含む工程によって形成し、
前記第2シートは、前記半導体ウエハと同程度の線膨張率を有するものである。
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記複数の接触端子の前記先端は、前記半導体集積回路装置の製造工程中に前記半導体ウエハに付着する異物の粒径より大きい高さで形成されているものである。
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記複数の接触端子のうち、前記電気的検査時に相対的に大きな電流の流れる第1接触端子の前記先端と前記第1電極との電気的接触面の第1面積は、前記電気的検査時に相対的に小さな電流の流れる第2接触端子の前記先端と前記第1電極との電気的接触面の第2面積より大きいものである。
項1;(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記複数の第1電極の各々は、突起電極であることを特徴とする半導体集積回路装置の製造方法。
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記半導体ウエハにプラズマ処理および洗浄処理のうちの少なくとも一方を施す工程、
(d)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置されていることを特徴とする半導体集積回路装置の製造方法。
前記プラズマ処理は、アッシング処理またはフッ素系ガスを用いたエッチング処理であることを特徴とする半導体集積回路装置の製造方法。
前記洗浄処理は、超音波洗浄処理であることを特徴とする半導体集積回路装置の製造方法。
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記(c)工程は、
(c1)前記複数の接触端子の前記先端を前記複数の第1電極に接触させた後、前記複数の接触端子の前記先端を前記複数の第1電極に対して相対的に第1方向に往復動作または片道動作させる工程、
(c2)前記(c1)工程後、前記電気的検査を行う工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
前記第1方向は、前記半導体ウエハの前記主面と交差する方向であることを特徴とする半導体集積回路装置の製造方法。
前記複数の第1電極は、アルミニウムを主成分とすることを特徴とする半導体集積回路装置の製造方法。
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数のチップ領域の各々は、複数の回路ブロックを有し、
前記複数の第1電極は、前記複数の回路ブロックの各々とそれぞれ電気的に接続する複数の電極群を形成し、
前記(c)工程は、前記複数の回路ブロックのうちの選択された一つ以上と電気的に接続する一つ以上の前記電極群に前記複数の接触端子の前記先端を接触させて、前記半導体集積回路の前記電気的検査を行うことを特徴とする半導体集積回路装置の製造方法。
前記複数の回路ブロックの各々には、前記複数の回路ブロックの各々の動作検査を行う第1回路が形成されていることを特徴とする半導体集積回路装置の製造方法。
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数のチップ領域の各々は、複数の回路ブロックを有し、
前記複数の第1電極は、平面で前記複数の回路ブロックのうちの第1回路ブロックと電気的に接続する第1電極群と、前記第1回路ブロック以外の前記回路ブロックと電気的に接続する第2電極群とに分かれ、
前記第2電極群は前記チップ領域の外周に沿った第2領域に配置され、前記第1電極群は前記第2領域より内側の第3領域に配置され、
前記(c)工程は、前記第1電極群に前記複数の接触端子の前記先端を接触させて、前記半導体集積回路の前記電気的検査を行うことを特徴とする半導体集積回路装置の製造方法。
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記複数の第1電極は、前記チップ領域の外周に沿った第2領域に配置され、前記チップ領域の角部に配置された第3電極群と、前記第3電極群以外の第2電極群とに分かれていることを特徴とする半導体集積回路装置の製造方法。
前記複数のチップ領域の各々には、前記半導体集積回路の動作検査を行い前記第3電極群と電気的に接続する第1回路が形成され、
前記(c)工程は、前記第3電極群に前記複数の接触端子の前記先端を接触させて、前記半導体集積回路の前記電気的検査を行うことを特徴とする半導体集積回路装置の製造方法。
前記第2電極群は、前記半導体集積回路と電気的に接続し、
前記(c)工程は、前記第2電極群および前記第3電極群に前記複数の接触端子の前記先端を接触させて、前記半導体集積回路の前記電気的検査を行うことを特徴とする半導体集積回路装置の製造方法。
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数のチップ領域の前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置されていることを特徴とする半導体集積回路装置の製造方法。
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記複数の第1電極は、前記半導体チップの外周に沿って複数列で配列され、第1列に含まれる前記第1電極と第2列に含まれる前記第1電極とは、前記半導体チップの外周に沿った方向で互い違いに配置されていることを特徴とする半導体集積回路装置の製造方法。
前記第1電極は、金を主成分とする突起電極であり、平面において長辺と短辺を有する矩形であり、前記長辺は前記半導体チップの外周に向かって延在していることを特徴とする半導体集積回路装置の製造方法。
前記半導体集積回路装置は、LCDドライバを含むことを特徴とする半導体集積回路装置の製造方法。
前記第1シート中において、前記第2配線は複数層の配線層から形成されていることを特徴とする半導体集積回路装置の製造方法。
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記第1シートは、
(b1)結晶性を有する第1基板を用意する工程、
(b2)前記第1基板を選択的かつ異方的にエッチングして、角錐型または角錐台形型の複数の第1穴部を形成する工程、
(b3)前記複数の第1穴部のそれぞれの上部に、前記複数の第1穴部を埋め込む複数の第1金属膜を選択的に形成する工程、
(b4)前記第1基板および前記第1金属膜上に第1ポリイミド膜を形成する工程、
(b5)前記第1ポリイミド膜を選択的にエッチングして前記複数の第1金属膜に達する複数の第1開口部を形成する工程、
(b6)前記第1ポリイミド膜上に前記複数の第1開口部を埋め込む第2金属膜を形成し、前記第2金属膜をパターニングすることによって前記複数の第1金属膜と電気的に接続する複数の前記第2配線を形成する工程、
(b7)複数の前記第2配線および前記第1ポリイミド膜上に第2ポリイミド膜を形成する工程、
(b8)第2シートを前記第1基板上に接着し、前記第1金属膜上の前記第2シートに第2開口部を形成し、前記第1基板上における前記第1金属膜の形成されていない第1領域上の前記第2シートに第3開口部を形成する工程、
(b9)前記第2シートが前記第1基板上に接着された状況下で、前記第2開口部に前記第2開口部を埋め込む弾性材を形成する工程、
(b10)前記第1基板を除去し、前記複数の前記第1金属膜から前記複数の接触端子を形成する工程、
(b11)前記第3開口部下の前記第2ポリイミド膜および前記第1ポリイミド膜を除去する工程、
を含む工程によって形成し、
前記第2シートは、前記半導体チップと同程度の線膨張率を有することを特徴とする半導体集積回路装置の製造方法。
前記第2シートは、42アロイまたはインバーから形成されていることを特徴とする半導体集積回路装置の製造方法。
前記第1金属膜は、第1金属層および第2金属層を含み、
前記(b3)工程は、前記第1基板上に前記第1金属層を形成する工程と、前記第1金属層上に前記第2金属層を形成する工程を含み、
前記第1金属層は、前記第2金属層より硬度が高く、耐酸化性を有することを特徴とする半導体集積回路装置の製造方法。
前記第1金属層は、ロジウムを主成分とし、
前記第2金属層は、ニッケルまたは銅を主成分とすることを特徴とする半導体集積回路装置の製造方法。
前記第1金属層の厚さは、1μm〜4μmであることを特徴とする半導体集積回路装置の製造方法。
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記複数の接触端子の前記先端は、前記半導体集積回路装置の製造工程中に前記半導体チップに付着する異物の粒径より大きい高さで形成されていることを特徴とする半導体集積回路装置の製造方法。
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記複数の接触端子のうち、前記電気的検査時に相対的に大きな電流の流れる第1接触端子の前記先端と前記第1電極との電気的接触面の第1面積は、前記電気的検査時に相対的に小さな電流の流れる第2接触端子の前記先端と前記第1電極との電気的接触面の第2面積より大きいことを特徴とする半導体集積回路装置の製造方法。
前記複数の接触端子の前記先端には、角錐型または角錐台形型の突起が設けられ、
前記第1接触端子の前記先端に設けられた前記突起の数は、前記第2接触端子の前記先端に設けられた前記突起の数より多いことを特徴とする半導体集積回路装置の製造方法。
前記複数の接触端子の前記先端には、角錐型または角錐台形型の突起が設けられ、
前記第1接触端子の前記先端に設けられた前記突起は、前記第2接触端子の前記先端に設けられた前記突起より平面での寸法が大きく、高さが同じであることを特徴とする半導体集積回路装置の製造方法。
図1は本実施の形態1のプローブカードの下面の要部平面図であり、図2は図1中のA−A線に沿った断面図である。
次に、本実施の形態2について説明する。
次に、本実施の形態3について説明する。
次に、本実施の形態4について説明する。
次に、本実施の形態5について説明する。
次に、本実施の形態6について説明する。
次に、本実施の形態7について説明する。
次に、本実施の形態8について説明する。
次に、本実施の形態9について説明する。
次に、本実施の形態10について説明する。
次に、本実施の形態11について説明する。
次に、本実施の形態12について説明する。
2 薄膜シート(薄膜プローブ(第1シート))
3 プランジャ(押圧機構)
3A ばね
4 押さえリング
5 開口部
6 接着リング
7、7A、7B、7C、7D プローブ(接触端子、第1接触端子、第2接触端子)
8 ポゴ座
9 押圧具(押圧機構)
10 チップ(チップ領域)
11 パッド(第1電極、第2電極群)
11A パッド(第1電極、電極群、第1電極群)
11B パッド(第1電極、第3電極群)
12 パッド(第1電極)
14、15 画素電極
16 ガラス基板
17 液晶層
18 ガラス基板
21A、21B、21C、21D 金属膜(第1金属膜)
22 ポリイミド膜(第1ポリイミド膜)
23、23A 配線(第2配線)
24 スルーホール(第1開口部)
25 ポリイミド膜(第2ポリイミド膜)
26 配線
27 ポリイミド膜
28 スルーホール
31 ウエハ(第1基板)
32 酸化シリコン膜
33 穴(第1穴部)
34 酸化シリコン膜
35 導電性膜
37 導電性膜(第1金属膜)
38 導電性膜(第1金属膜)
42、43 導電性膜(第2金属膜)
45 金属シート(第2シート)
46 開口部(第2開口部)
47 開口部(第3開口部)
48 エラストマ(弾性材)
49 開口部
50 押圧具
51 半導体基板
52 p型半導体領域
53 n型半導体領域
54、55 配線
56、57 パッド
61 実装基板
62 パッド
63 下地電極
65 Auワイヤ
65A ワイヤボール
66 キャピラリ
67 ワイヤボール
68 チップハンドリング機構
69 モールド樹脂(封止材)
71 O2プラズマ
71A 酸素原子
72 自然酸化膜
73 CPUコア
73A CPUコア(第1回路ブロック)
74 RAMコア
75 ROMコア
76 アナログコア
77 リードフレーム
101 探針
102 配線基板
103 バンプ電極
A、B 領域
AS 共晶面
CA 領域
CNT1、CNT2 電気的接触面積
CS 制御信号
DST 異物
ER 電流経路
L 活性領域
PA パッド形成領域(第2領域)
SC 圧痕
WH ウエハ
Claims (20)
- (a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記複数の第1電極は、前記チップ領域の外周に沿って複数列で配列され、第1列に含まれる前記第1電極と第2列に含まれる前記第1電極とは、前記チップ領域の外周に沿った方向で互い違いに配置されていることを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記第1電極は、金を主成分とする突起電極であり、平面において長辺と短辺を有する矩形であり、前記長辺は前記チップ領域の外周に向かって延在していることを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
(d)前記(c)工程後、前記第1電極上に突起電極を形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記半導体集積回路装置は、LCDドライバを含むことを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記第1シート中において、前記第2配線は複数層の配線層から形成されていることを特徴とする半導体集積回路装置の製造方法。 - (a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記第1シートは、
(b1)結晶性を有する第1基板を用意する工程、
(b2)前記第1基板を選択的かつ異方的にエッチングして、角錐型または角錐台形型の複数の第1穴部を形成する工程、
(b3)前記複数の第1穴部のそれぞれの上部に、前記複数の第1穴部を埋め込む複数の第1金属膜を選択的に形成する工程、
(b4)前記第1基板および前記第1金属膜上に第1ポリイミド膜を形成する工程、
(b5)前記第1ポリイミド膜を選択的にエッチングして前記複数の第1金属膜に達する複数の第1開口部を形成する工程、
(b6)前記第1ポリイミド膜上に前記複数の第1開口部を埋め込む第2金属膜を形成し、前記第2金属膜をパターニングすることによって前記複数の第1金属膜と電気的に接続する複数の前記第2配線を形成する工程、
(b7)複数の前記第2配線および前記第1ポリイミド膜上に第2ポリイミド膜を形成する工程、
(b8)第2シートを前記第1基板上に接着し、前記第1金属膜上の前記第2シートに第2開口部を形成し、前記第1基板上における前記第1金属膜の形成されていない第1領域上の前記第2シートに第3開口部を形成する工程、
(b9)前記第2シートが前記第1基板上に接着された状況下で、前記第2開口部に前記第2開口部を埋め込む弾性材を形成する工程、
(b10)前記第1基板を除去し、前記複数の前記第1金属膜から前記複数の接触端子を形成する工程、
(b11)前記第3開口部下の前記第2ポリイミド膜および前記第1ポリイミド膜を除去する工程、
を含む工程によって形成し、
前記第2シートは、前記半導体ウエハと同程度の線膨張率を有することを特徴とする半導体集積回路装置の製造方法。 - 請求項6記載の半導体集積回路装置の製造方法において、
前記第2シートは、42アロイまたはインバーから形成されていることを特徴とする半導体集積回路装置の製造方法。 - 請求項6記載の半導体集積回路装置の製造方法において、
前記第1金属膜は、第1金属層および第2金属層を含み、
前記(b3)工程は、前記第1基板上に前記第1金属層を形成する工程と、前記第1金属層上に前記第2金属層を形成する工程を含み、
前記第1金属層は、前記第2金属層より硬度が高く、耐酸化性を有することを特徴とする半導体集積回路装置の製造方法。 - 請求項8記載の半導体集積回路装置の製造方法において、
前記第1金属層は、ロジウムを主成分とし、
前記第2金属層は、ニッケルまたは銅を主成分とすることを特徴とする半導体集積回路装置の製造方法。 - 請求項9記載の半導体集積回路装置の製造方法において、
前記第1金属層の厚さは、1μm〜4μmであることを特徴とする半導体集積回路装置の製造方法。 - (a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記複数の接触端子の前記先端は、前記半導体集積回路装置の製造工程中に前記半導体ウエハに付着する異物の粒径より大きい高さで形成されていることを特徴とする半導体集積回路装置の製造方法。 - (a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記複数の接触端子のうち、前記電気的検査時に相対的に大きな電流の流れる第1接触端子の前記先端と前記第1電極との電気的接触面の第1面積は、前記電気的検査時に相対的に小さな電流の流れる第2接触端子の前記先端と前記第1電極との電気的接触面の第2面積より大きいことを特徴とする半導体集積回路装置の製造方法。 - 請求項12記載の半導体集積回路装置の製造方法において、
前記複数の接触端子の前記先端には、角錐型または角錐台形型の突起が設けられ、
前記第1接触端子の前記先端に設けられた前記突起の数は、前記第2接触端子の前記先端に設けられた前記突起の数より多いことを特徴とする半導体集積回路装置の製造方法。 - 請求項12記載の半導体集積回路装置の製造方法において、
前記複数の接触端子の前記先端には、角錐型または角錐台形型の突起が設けられ、
前記第1接触端子の前記先端に設けられた前記突起は、前記第2接触端子の前記先端に設けられた前記突起より平面での寸法が大きく、高さが同じであることを特徴とする半導体集積回路装置の製造方法。 - (a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置され、
前記チップ領域において、前記複数の第1電極は、半導体素子および第4配線が形成された活性領域上に配置され、
前記(c)工程において、前記複数の接触端子の前記先端は、前記複数の接触端子と前記複数の第1電極との電気的接触を確保し、かつ前記半導体素子および前記第4配線を破壊しない第1圧力で前記複数の第1電極に接触することを特徴とする半導体集積回路装置の製造方法。 - 請求項15記載の半導体集積回路装置の製造方法において、
前記第1圧力は、1つの前記接触端子当たり3グラム以下であることを特徴とする半導体集積回路装置の製造方法。 - (a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
(d)前記(c)工程後、前記複数の第1電極の各々の上部に突起電極を形成する工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置されていることを特徴とする半導体集積回路装置の製造方法。 - 請求項17記載の半導体集積回路装置の製造方法において、
前記(d)工程において前記突起電極は、
(d1)マスクを用いて前記複数の第1電極上に金属膜を形成後、前記金属膜に加熱溶融処理を施す手段、
(d2)ワイヤバンピング法によって前記複数の第1電極上にワイヤボールを接着後、前記ワイヤボールに加熱溶融処理を施す手段、
のうちの選択された一手段によって形成することを特徴とする半導体集積回路装置の製造方法。 - (a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程、
(b)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記半導体ウエハの主面に対向して前記配線基板に保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程、
(c)前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行う工程、
(d)前記(c)工程後、前記半導体ウエハから個々の半導体チップを切り出す工程、
(e)前記半導体チップを実装基板上に搭載し、前記複数の第1電極と前記実装基板の主面の第2電極とをワイヤボンディングする工程、
(f)前記(e)工程後、前記実装基板の主面を封止材によって封止する工程、
(g)前記(g)工程後、前記実装基板を分割する工程、
を含み、
前記複数の接触端子の前記先端の各々は、前記第1シートの主面にて、前記複数の第1電極のうちの対応するものと対向して配置されていることを特徴とする半導体集積回路装置の製造方法。 - 請求項19記載の半導体集積回路装置の製造方法において、
前記実装基板はガラスエポキシを主成分とし、
前記ワイヤボンディングは、200℃以下の温度で行うことを特徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010190335A JP2010266467A (ja) | 2010-08-27 | 2010-08-27 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010190335A JP2010266467A (ja) | 2010-08-27 | 2010-08-27 | 半導体集積回路装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003371515A Division JP2005136246A (ja) | 2003-10-31 | 2003-10-31 | 半導体集積回路装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010266467A true JP2010266467A (ja) | 2010-11-25 |
Family
ID=43363528
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010190335A Pending JP2010266467A (ja) | 2010-08-27 | 2010-08-27 | 半導体集積回路装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010266467A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9633916B2 (en) | 2013-11-22 | 2017-04-25 | Samsung Display Co., Ltd. | Display panel and method of manufacturing the same |
CN111855819A (zh) * | 2020-07-28 | 2020-10-30 | 广东汕头超声电子股份有限公司 | 一种无损探伤检测阵列超声探头及其焊接方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11307601A (ja) * | 1998-04-16 | 1999-11-05 | Mitsubishi Electric Corp | 半導体装置 |
JP2000131342A (ja) * | 1998-10-20 | 2000-05-12 | Fujitsu Ltd | 電子部品用コンタクタ |
JP2000150594A (ja) * | 1998-11-05 | 2000-05-30 | Hitachi Ltd | 接続装置および押さえ部材付配線フィルムの製造方法並びに検査システムおよび半導体素子の製造方法 |
JP2001118994A (ja) * | 1999-10-20 | 2001-04-27 | Matsushita Electronics Industry Corp | 半導体装置 |
-
2010
- 2010-08-27 JP JP2010190335A patent/JP2010266467A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11307601A (ja) * | 1998-04-16 | 1999-11-05 | Mitsubishi Electric Corp | 半導体装置 |
JP2000131342A (ja) * | 1998-10-20 | 2000-05-12 | Fujitsu Ltd | 電子部品用コンタクタ |
JP2000150594A (ja) * | 1998-11-05 | 2000-05-30 | Hitachi Ltd | 接続装置および押さえ部材付配線フィルムの製造方法並びに検査システムおよび半導体素子の製造方法 |
JP2001118994A (ja) * | 1999-10-20 | 2001-04-27 | Matsushita Electronics Industry Corp | 半導体装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9633916B2 (en) | 2013-11-22 | 2017-04-25 | Samsung Display Co., Ltd. | Display panel and method of manufacturing the same |
US9960090B2 (en) | 2013-11-22 | 2018-05-01 | Samsung Display Co., Ltd. | Display panel and method of manufacturing the same |
US10796972B2 (en) | 2013-11-22 | 2020-10-06 | Samsung Display Co., Ltd. | Display panel and method of manufacturing the same |
CN111855819A (zh) * | 2020-07-28 | 2020-10-30 | 广东汕头超声电子股份有限公司 | 一种无损探伤检测阵列超声探头及其焊接方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101250167B1 (ko) | 반도체 집적 회로 장치의 제조 방법 | |
JP4521611B2 (ja) | 半導体集積回路装置の製造方法 | |
JP4829879B2 (ja) | 半導体集積回路装置の製造方法 | |
JP4825457B2 (ja) | 半導体集積回路装置の製造方法 | |
JP5065674B2 (ja) | 半導体集積回路装置の製造方法 | |
JP4247719B2 (ja) | 半導体装置の検査プローブ及び半導体装置の検査プローブの製造方法 | |
JP2005136302A (ja) | 半導体集積回路装置の製造方法 | |
JP4372785B2 (ja) | 半導体集積回路装置の製造方法 | |
JP4800007B2 (ja) | 半導体集積回路装置の製造方法およびプローブカード | |
JP5191646B2 (ja) | 半導体集積回路装置の製造方法 | |
JP4919365B2 (ja) | 半導体集積回路の製造方法 | |
JP2007212472A (ja) | 半導体集積回路の製造方法及びプローブカード | |
JP2010266467A (ja) | 半導体集積回路装置の製造方法 | |
JP4729348B2 (ja) | 半導体集積回路装置の製造方法 | |
JP4940360B2 (ja) | プローブカードおよび検査装置 | |
JP4755597B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2010098046A (ja) | プローブカードおよび半導体装置の製造方法 | |
JP2009250697A (ja) | 半導体集積回路装置の製造方法およびメンブレン型のプローブ・カード | |
JP2008002984A (ja) | 半導体集積回路装置の製造方法およびプローブカード | |
JP4769474B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2007121152A (ja) | 半導体集積回路装置の製造方法およびプローブカードの製造方法 | |
KR20070108533A (ko) | 반도체 집적회로 장치의 제조 방법 | |
JP4716454B2 (ja) | 半導体集積回路装置の製造方法 | |
JP2007212471A (ja) | 半導体集積回路の製造方法及びプローブカード | |
WO2006075361A1 (ja) | 半導体集積回路装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100827 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100827 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120605 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120803 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121113 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130312 |