JP4372785B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
本発明は、半導体集積回路装置の製造技術に関し、特に、狭ピッチで多数個の電極パッドが配置された半導体集積回路の電気的検査に適用して有効な技術に関するものである。
【背景技術】
たとえば、日本特開平7−283280号公報、日本特開平8−50146号公報(対応PCT国際公開WO95−34000)、日本特開平8−201427号公報、日本特開平11−23615号公報(対応米国特許公報USP6,305,230)、日本特開2001−159643号公報、日本特開平10−308423号公報、日本特開平11−97471号公報(対応欧州公報EP1022775)、および日本特開2000−150594号公報(対応欧州公報EP0999451)には、半導体集積回路装置の製造技術を用いて形成された探針(接触端子)、絶縁フィルムおよび引き出し用配線を有するプローバの構造と、その製造方法と、テストパッドが狭ピッチ化したチップに対してもそのプローバを用いることによってプローブ検査の実施を可能とする技術とが開示されている。
また、日本特開2002−163900号公報(対応米国特許公開公報US2002−061606;2002.5.23公開)には、ウエハレベルバーンインにより、良品と判断されたチップのみプローブ検査を行うことにより、不良チップについてはプローブ検査を省略できる技術が開示されている。
また、日本特開平5−74888号公報には、チップ外観検査によって不良品と判定されたチップは特性検査の対象とせず、外観検査で良品とされたチップのみ特性検査を行うことにより、不良品と判定されたチップについてはプローブ検査を省略できる技術が開示されている。
また、日本特開平7−94559号公報には、画像処理によってウエハ上の不良マークのついたチップにはプローブ針を接触させずに電気的特性試験を行うことにより、不良チップについてはプローブ検査を省略できる技術が開示されている。
また、日本特開平7−142547号公報には、ウエハ上の不良チップをチップ外観検査装置によって検出し、さらに救済できなかった不良チップを特定し、それらのチップはテストを省略することにより、全テスト時間を短縮できる技術が開示されている。
また、日本特開平7−147304号公報(対応米国特許公報USP5,644,245)には、プローブ針の針痕が許容範囲なら以降のチップに対してプローブ検査を実行し、針痕が許容範囲外ならプローブ検査を実行しないことにより、針跡トラブルによる不良チップの発生を未然に防止することのできる技術が開示されている。
また、日本特開平5−3239号公報には、ウエハ加工プロセスによって発生した不良チップが存在するウエハ外周領域のチップをプローブ検査の対象から除外してプローブ検査を実施し、その後ウエハ外周領域のチップにはバンプ電極を形成しないことにより、不要なバンプ電極の形成を省略できる技術が開示されている。
また、日本特開平8−306748号公報には、まずウエハ上のすべての素子に対してプローブ検査を行い、救済処置を行った後に、救済不可能な素子を除いた他の素子に対して第2プローブ検査を行うことにより、プローブ検査のスループットを向上できる技術が開示されている。
また、日本特開平6−089929号公報には、ウエハ内のチップごとに電気的に書き込み可能な永久記録手段を組み込み、試験結果で不良と判定された以降の試験は健全なチップのみに対して行う技術が開示されている。
【発明の開示】
半導体集積回路装置の検査技術として、たとえばプローブ検査がある。このプローブ検査は、所定の機能どおりに動作するか否かを確認する機能テストや、DC動作特性およびAC動作特性のテストを行って良品/不良品を判別するテスト等を含む。
近年、半導体集積回路装置の多機能化が進行し、1個の半導体チップ(以下、単にチップと記す)に複数の回路を作りこむことが進められている。また、半導体集積回路装置の製造コストを低減するために、半導体素子および配線を微細化して、半導体チップ(以下、単にチップと記す)の面積を小さくし、ウエハ1枚当たりの取得チップ数を増加することが進められている。そのため、テストパッド(ボンディングパッド)数が増加するだけでなく、テストパッドの配置が狭ピッチ化し、テストパッドの面積も縮小されてきている。このようなテストパッドの狭ピッチ化に伴って、上記プローブ検査にカンチレバー状の探針を有するプローバを用いようとした場合には、探針をテストパッドの配置位置に合わせて設置することが困難になってしまう課題が存在する。
本発明者らは、半導体集積回路装置の製造技術を用いて形成された探針を有するプローバを用いることにより、テストパッドが狭ピッチ化したチップに対してもプローブ検査が実現できる技術について検討している。その中で、本発明者らは、以下のような課題を見出した。
すなわち、そのプローバは、たとえば半導体集積回路装置の製造技術を用いて金属膜およびポリイミド膜の堆積や、それらのパターニング等を実施することにより形成された薄膜プローブが備えられたプローブカードを有している。その薄膜プローブにおいて、金属膜の一部は探針となっており、半導体集積回路装置の製造技術によって微細にパターニングされていることから、狭ピッチ化したテストパッドへの対応を可能としている。このようなプローブカードを用いた場合において、検査対象のチップの表面に異物が付着していると、探針がテストパッドと接触する際にその異物が薄膜プローブと接し、薄膜プローブを破損してしまう虞がある。また、テストパッドの形状に異常があった場合にも薄膜プローブを破損してしまう虞がある。このように薄膜プローブが破損してしまった場合には、破損に気付かぬままプローブ検査を続けてしまう虞があり、正確な検査結果を得られなくなってしまう課題が存在する。
また、薄膜プローブの破損に気付いた場合には、薄膜プローブの破損に起因して正確な検査結果が得られていないと思われるチップに対しては、プローブカードの交換後に再度プローブ検査を実施する必要が生じ、プローブ検査に要する時間が延びてしまう課題が存在する。
本願に開示された一つの発明の一つの目的は、薄膜プローブを備えたプローブカードを用いて行うプローブ検査時において、薄膜プローブの破損を防ぐ技術を提供することにある。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体集積回路装置の製造方法は、
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程と、
(b)前記複数のチップ領域の前記主面の外観を検査し、外観異常が検出された第1チップ領域が配置されている第1位置を第1データとして記録する工程と、
(c)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記複数の第1電極のうちの対応するものと対向して保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程と、
(d)前記第1データを基に、前記複数のチップ領域毎に前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行い、前記第1チップ領域に対しては前記複数の接触端子の前記先端を前記複数の第1電極に接触させず、前記半導体集積回路の電気的検査を省略する工程とを含むものである。
また、本願に開示されたその他の概要を項に分けて簡単に説明するとすれば、以下のごとくである。
1.以下の工程を含む半導体集積回路装置の製造方法:
(a)半導体集積回路製造工程において、ウエハ工程がほぼ完了し、複数のチップ領域の各々にボンディングパッド(一般にワイヤボンディング用のパッドはアルミニウムを主成分とするAlパッドであるが、ワイヤボンディング用以外でもよい)上のボンディングパッド開口またはバンプ電極(ここでは主に金を主要な成分とする金バンプについて説明するが、はんだ金バンプ、銀バンプでもよい)が形成されたウエハを準備する工程(一般にボンディングパッド等のプローブ用電極は、各チップ領域に対して、複数または多数個設けられる);
(b)前記ウエハ上の前記複数のチップ領域の各々において、少なくとも前記ボンディングパッド開口または前記バンプ電極およびその周辺について、外観検査(一般に光学的な方法で行われる)を実行する工程;
(c)前記複数のチップ領域に対して、薄膜プローブを用いてプローブテストを実行する際に、前記外観検査の結果に基づいて、前記複数のチップ領域の内、前記薄膜プローブを用いて前記プローブテストを実行することが不適当な(ここでは、主に薄膜プローブ等に対するダメージの有無で判断する)第1群の一つまたはそれ以上のチップ領域への前記プローブテストを実行せず、前記第1群に属さない第2群のチップ領域に対して、前記薄膜プローブを用いて前記プローブテストを実行する工程(プローブ検査自体はチップ領域一つずつでも複数個同時でも可能である)。
2.第1項記載の半導体集積回路装置の製造方法において、
前記(c)工程の前記プローブテスト中、前記第1群のチップ領域に対しては、前記薄膜プローブの突起針をプローブ用電極としての前記ボンディングパッドまたは前記バンプ電極に接触させない(たとえば、バンプのあるウエハプロセスにおける異物または異常パターンの高さの上限はバンプの高さと同等程度と考えられる。したがって、突起針をプローブ用電極に接触させない限り、たとえそのプローブ用電極またはその近傍に異物等があっても致命的なプローブの損傷は発生しないと考えられる。また、損傷は、電気的測定を行うためのオーミックコンタクト達成のための加圧によって発生すると考えられるので、異物等との接触による突起針の軽度の損傷等を無視するならば、外観異常のあるチップ領域のプローブ用電極に、名目的に突起針を接触させるが、加圧はしないのであれば、実質的に薄膜プローブ等への損傷を大幅に抑えることができる)。
3.第1項記載の半導体集積回路装置の製造方法において、
前記(c)工程の前記プローブテスト中、前記第1群のチップ領域に対しては、前記薄膜プローブの突起針をプローブ用電極としての前記ボンディングパッドまたは前記バンプ電極に、少なくとも電気的な測定が可能な程度までは接触させない。
4.第1〜第3項のいずれか1項に記載の半導体集積回路装置の製造方法において、
前記(b)工程の前記外観検査は、前記(c)工程の前記プローブテストの際に、前記ウエハ上の異物または異常パターンが前記薄膜プローブにダメージを与えるか否かを光学的に検査する工程を含む。
5.第1〜第4項のいずれか1項に記載の半導体集積回路装置の製造方法において、
前記(b)工程の外観検査は、以下の下位工程を含む:
(i)第1の精度で、前記ボンディングパッド開口または前記バンプ電極およびその周辺に対して外観検査を実行する工程;
(ii)前記第1の精度よりも粗い第2の精度で、前記ボンディングパッド開口または前記バンプ電極およびその周辺以外の部分に対して外観検査を実行する工程。
6.第2〜第5項のいずれか1項に記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、バンプ電極である。
7.第2〜第5項のいずれか1項に記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、ボンディングパッドである。
8.第2〜第6項のいずれか1項に記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、金を主要な成分とするバンプ電極である。
9.第2〜第5項、および第7項のいずれか1項に記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、アルミニウムを主要な成分とするボンディングパッドである。
10.第1〜第9項のいずれか1項に記載の半導体集積回路装置の製造方法において、
前記ボンディングパッドまたは前記バンプ電極よりも下層の相互配線層の少なくとも一部は、銅を主成分とする配線材料で構成された埋め込み配線である。
11.以下の工程を含む半導体集積回路装置の製造方法:
(a)半導体集積回路製造工程において、ウエハ工程がほぼ完了し、複数のチップ領域の各々にプローブ用電極が形成されたウエハを準備する工程;
(b)前記ウエハ上の前記複数のチップ領域の各々において、少なくとも前記プローブ用電極およびその周辺について、外観検査を実行する工程;
(c)前記複数のチップ領域に対して、薄膜プローブを用いてプローブテストを実行する際に、前記外観検査の結果に基づいて、前記複数のチップ領域の内、前記薄膜プローブを用いて前記プローブテストを実行することが不適当な第1群の一つまたはそれ以上のチップ領域への前記プローブテストを実行せず、且つ、前記薄膜プローブの突起針を前記プローブ用電極に接触させず、一方、前記第1群に属さない第2群のチップ領域に対して、前記薄膜プローブを用いて前記プローブテストを実行する工程。
12.第11項に記載された半導体集積回路装置の製造方法において、
前記(b)工程の前記外観検査は、前記(c)工程の前記プローブテストの際に、前記ウエハ上の異物または異常パターンが前記薄膜プローブにダメージを与えるか否かを光学的に検査する工程を含む。
13.第11項または第12項記載の半導体集積回路装置の製造方法において、
前記(b)工程の外観検査は、以下の下位工程を含む:
(i)第1の精度で、前記プローブ用電極およびその周辺に対して外観検査を実行する工程;
(ii)前記第1の精度よりも粗い第2の精度で、前記プローブ用電極およびその周辺以外の部分に対して外観検査を実行する工程。
14.第11〜第13項のいずれか1項に記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、バンプ電極である。
15.第11〜第13項のいずれか1項に記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、ボンディングパッドである。
16.第11〜第14項のいずれか1項に記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、金を主要な成分とするバンプ電極である。
17.第11〜第13項、および15項のいずれか1項に記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、アルミニウムを主要な成分とするボンディングパッドである。
18.第11〜第17項のいずれか1項に記載の半導体集積回路装置の製造方法において、
前記プローブ用電極よりも下層の相互配線層の少なくとも一部は、銅を主成分とする配線材料で構成された埋め込み配線である。
19.以下の工程を含む半導体集積回路装置の製造方法:
(a)半導体集積回路製造工程において、ウエハ工程がほぼ完了し、複数のチップ領域の各々に金を主要な成分とする金バンプ電極が形成されたウエハを準備する工程;
(b)前記ウエハ上の前記複数のチップ領域の各々において、少なくとも前記金バンプ電極およびその周辺について、外観検査を実行する工程;
(c)前記複数のチップ領域に対して、薄膜プローブを用いてプローブテストを実行する際に、前記外観検査の結果に基づいて、前記複数のチップ領域の内、前記薄膜プローブを用いて前記プローブテストを実行することが不適当な第1群の一つまたはそれ以上のチップ領域への前記プローブテストを実行せず、且つ、前記薄膜プローブの突起針を前記金バンプ電極に少なくとも電気的な測定が可能な程度までは接触させず、一方、前記第1群に属さない第2群のチップ領域に対して、前記薄膜プローブを用いて前記プローブテストを実行する工程。
20.第19項記載の半導体集積回路装置の製造方法において、
前記(b)工程の外観検査は、以下の下位工程を含む:
(i)第1の精度で、前記金バンプ電極およびその周辺に対して外観検査を実行する工程;
(ii)前記第1の精度よりも粗い第2の精度で、前記金バンプ電極およびその周辺以外の部分に対して外観検査を実行する工程。
21.以下の工程を含む半導体集積回路装置の製造方法:
(a)半導体集積回路製造工程において、ウエハ工程がほぼ完了し、複数のチップ領域の各々にプローブ用電極が形成されたウエハを準備する工程;
(b)前記ウエハ上の前記複数のチップ領域の各々において、少なくとも前記プローブ用電極およびその周辺について、外観検査を実行する工程;
(c)前記複数のチップ領域に対して、微小針高さプローブ(従来のカンチレバー方式では数十μmの高さを有する異物等がウエハ上にあっても、プローブ針の先とそれを支える針支持部とのウエハ主面と平行な面方向での高度差は数百μmもしくはそれ以上あり、まったく問題とならなかった。ところが、薄膜プローブに代表される微小針高さプローブでは、一般に針高さが90μm以下であるため、異物の形状、場所、属性によっては、プローブまたは被測定ウエハを損傷する可能性が高い)を用いてプローブテストを実行する際に、前記外観検査の結果に基づいて、前記複数のチップ領域の内、前記微小針高さプローブを用いて前記プローブテストを実行することが不適当な第1群の一つまたはそれ以上のチップ領域への前記プローブテストを実行せず、且つ、前記微小針高さプローブの突起針を前記プローブ用電極に接触させず、一方、前記第1群に属さない第2群のチップ領域に対して、前記微小針高さプローブを用いて前記プローブテストを実行する工程。
22.第21項記載の半導体集積回路装置の製造方法において、
前記微小針高さプローブの前記突起針の針高さは、90μm以下である。
23.第21項に記載された半導体集積回路装置の製造方法において、
前記微小針高さプローブの前記突起針の針高さは、50μm以下である。
24.前記第21項に記載された半導体集積回路装置の製造方法において、
前記微小針高さプローブの前記突起針の針高さは、30μm以下である。
25.前記第21項に記載された半導体集積回路装置の製造方法において、
前記微小針高さプローブの前記突起針の針高さは、20μm以下である。
更に、本願に開示されたその他の概要を項に分けて簡単に説明するとすれば、以下のごとくである。
1.以下の工程を含む半導体集積回路装置の製造方法:
(a)複数のチップ領域に区画され、前記複数のチップ領域の各々には半導体集積回路が形成され、主面上において前記半導体集積回路と電気的に接続する複数の第1電極が形成された半導体ウエハを用意する工程;
(b)前記複数のチップ領域の前記主面の外観を検査し、外観異常が検出された第1チップ領域が配置されている第1位置を第1データとして記録する工程;
(c)第1配線が形成された配線基板と、前記複数の第1電極に接触させるための複数の接触端子および前記複数の接触端子と電気的に接続する第2配線が形成され、前記第2配線が前記第1配線と電気的に接続し前記複数の接触端子の先端が前記複数の第1電極のうちの対応するものと対向して保持された第1シートと、前記第1シートのうち前記複数の接触端子が形成された領域を裏面より押圧する押圧機構とを有する第1カードを用意する工程;
(d)前記第1データを基に、前記複数のチップ領域毎に前記複数の接触端子の前記先端を前記複数の第1電極に接触させて前記半導体集積回路の電気的検査を行い、前記第1チップ領域に対しては前記複数の接触端子の前記先端を前記複数の第1電極に接触させず、前記半導体集積回路の電気的検査を省略する工程。
2.項1記載の半導体集積回路装置の製造方法において、
前記第1電極は、突起電極であることを特徴とする半導体集積回路装置の製造方法。
3.項2記載の半導体集積回路装置の製造方法において、
前記外観異常は、前記突起電極の断面形状の異常もしくは前記チップ領域前記主面への異物の付着であることを特徴とする半導体集積回路装置の製造方法。
4.項2記載の半導体集積回路装置の製造方法において、
前記(b)工程は、
(b1)前記複数のチップ領域の各々において、前記チップ領域の外周から前記第1電極より第1距離だけ内側の領域を複数の第1領域に分割し、各々の前記第1領域毎に前記外観を検査する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
5.項4記載の半導体集積回路装置の製造方法において、
前記突起電極は、平面において長辺と短辺を有する矩形であり、
前記第1距離は、平面における前記突起電極の前記短辺より長いことを特徴とする半導体集積回路装置の製造方法。
6.項4記載の半導体集積回路装置の製造方法において、
前記複数の第1領域の各々は、一辺が10μm以下の矩形であることを特徴とする半導体集積回路装置の製造方法。
7.項4記載の半導体集積回路装置の製造方法において、
前記(b)工程は、
(b2)前記複数の前記第1領域以外の領域を前記第1領域より面積の大きい複数の第2領域に分割し、各々の前記第2領域毎に前記外観を検査する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。
8.項1記載の半導体集積回路装置の製造方法において、
前記第1電極は、前記複数のチップ領域の前記主面に配置された突起電極下に配置され、前記突起電極と電気的に接続するパッド電極であり、
前記(d)工程は、前記突起電極を形成する前に行うことを特徴とする半導体集積回路装置の製造方法。
9.項1記載の半導体集積回路装置の製造方法において、
前記第1電極は、前記複数のチップ領域の各々において前記半導体ウエハの前記主面に形成された活性領域、および前記主面上に形成された複数層の配線層であり、
前記(d)工程は、前記活性領域および前記複数層の配線層を形成する毎に行うことを特徴とする半導体集積回路装置の製造方法。
10.項1記載の半導体集積回路装置の製造方法において、
前記複数の第1電極の各々は、金を主成分とする突起電極であり、平面において長辺と短辺を有する矩形であり、前記長辺は前記チップ領域の外周に向かって延在していることを特徴とする半導体集積回路装置の製造方法。
11.項10記載の半導体集積回路装置の製造方法において、
隣り合う前記第1電極の間隔は、前記短辺以下の距離であることを特徴とする半導体集積回路装置の製造方法。
12.項10記載の半導体集積回路装置の製造方法において、
前記複数の第1電極の各々は、前記チップ領域の外周に沿って配列され、
隣り合う前記第1電極の間隔は15μm以下であり、
隣り合う前記第1電極は第2距離毎に配置され、前記第2距離は34μm以下であることを特徴とする半導体集積回路装置の製造方法。
13.項10記載の半導体集積回路装置の製造方法において、
前記半導体集積回路装置は、LCDドライバを含むことを特徴とする半導体集積回路装置の製造方法。
14.項1記載の半導体集積回路装置の製造方法において、
前記複数のチップ領域の各々には、前記主面上に複数層の配線層が形成され、
前記複数の第1電極は、前記複数層の配線層のうちの最上層の前記配線層に含まれることを特徴とする半導体集積回路装置の製造方法。
15.項14記載の半導体集積回路装置の製造方法において、
前記複数の第1電極の各々は、前記チップ領域の外周に沿って配列され、
隣り合う前記第1電極の間隔は15μm以下であり、
隣り合う前記第1電極は第2距離毎に配置され、前記第2距離は34μm以下であることを特徴とする半導体集積回路装置の製造方法。
【図面の簡単な説明】
図1は本発明の一実施の形態であるプローブカードの下面の要部平面図である。
図2は図1中のA−A線に沿った断面図である。
図3は本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。
図4は図3に示した半導体チップに形成されたパッドの斜視図である。
図5は図4に示した半導体チップの液晶パネルへの接続方法を示す要部断面図である。
図6は本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平面図である。
図7は図6中のB−B線に沿った断面図である。
図8は図6中のC−C線に沿った断面図である。
図9は本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部を拡大して示す断面図である。
図10は本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップの平面図である。
図11は本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平面図である。
図12は本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップに設けられたバンプ電極上にてプローブが接触する位置を示した要部平面図である。
図13は本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平面図である。
図14は本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平面図である。
図15は図14中のD−D線に沿った断面図である。
図16は図14中のE−E線に沿った断面図である。
図17は本発明の一実施の形態であるプローブカードを形成する薄膜シートの製造工程を説明する要部断面図である。
図18は図17に続く薄膜シートの製造工程中の要部断面図である。
図19は図18に続く薄膜シートの製造工程中の要部断面図である。
図20は図19に続く薄膜シートの製造工程中の要部断面図である。
図21は図20に続く薄膜シートの製造工程中の要部断面図である。
図22は図21に続く薄膜シートの製造工程中の要部断面図である。
図23は図22に続く薄膜シートの製造工程中の要部断面図である。
図24は図23に続く薄膜シートの製造工程中の要部断面図である。
図25は図24に続く薄膜シートの製造工程中の要部断面図である。
図26は図25に続く薄膜シートの製造工程中の要部断面図である。
図27は本発明の一実施の形態であるプローブカードを形成する薄膜シートが有するプローブと半導体チップのパッドとの接触を説明する要部断面図である。
図28は本発明の一実施の形態であるプローブカードを形成する薄膜シートが有するプローブと半導体チップのパッドとの接触を説明する要部断面図である。
図29は本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平面図である。
図30は図29中のF−F線に沿った要部断面図である。
図31は本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平面図である。
図32は図31中のF−F線に沿った要部断面図である。
図33は本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平面図である。
図34は図33中のF−F線に沿った要部断面図である。
図35は本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平面図である。
図36は図35中のF−F線に沿った要部断面図である。
図37は本発明の一実施の形態であるプローブカードを形成する薄膜シートの要部平面図である。
図38は図37中のF−F線に沿った要部断面図である。
図39は本発明の一実施の形態であるプローブ検査工程に用いる各装置の構成について示した説明図である。
図40は本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップの主面内における領域の規定を説明する平面図である。
図41は本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップの主面に設けられたパッドの形状異常を説明する要部断面図である。
図42は本発明の一実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップの外観検査の結果をまとめたウエハマップデータを示す説明図である。
図43は本発明の他の実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップの要部断面図である。
図44は本発明の他の実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップの要部断面図である。
図45は本発明の他の実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップの外観検査の結果をまとめたウエハマップデータを示す説明図である。
図46は本発明の他の実施の形態であるプローブカードを用いてプローブ検査を行う対象の半導体チップ領域が形成された半導体ウエハの平面図である。
図47は本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
図48は本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
図49は本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
図50は本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
図51は本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
図52は本発明の他の実施の形態である半導体集積回路装置の製造工程中の要部断面図である。
図53はカンチレバー方式のプローブカードの要部断面図である。
【発明を実施するための最良の形態】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
ウエハとは、集積回路の製造に用いる単結晶シリコン基板(一般にほぼ平面円形状)、SOI(Silicon On Insulator)基板、サファイア基板、ガラス基板、その他の絶縁、半絶縁または半導体基板等並びにそれらの複合的基板をいう。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、TFT(Thin Film Transistor)およびSTN(Super−Twisted−Nematic)液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
デバイス面とは、ウエハの主面であって、その面にリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面をいう。
微小針高さプローブとは、図53に示すような探針201、プローブ基板202および針押さえ部203などからなる従来のカンチレバー方式のプローブカードのように、探針201の先端とそれを実質的に支える部分(針押さえ部203)の距離(すなわち針高さH101)が数百μm程度かそれ以上あるものと異なり、針高さが50μm以下(大きくとも90μm以下)、更に望ましくは30μm以下である狭ピッチ半導体集積回路用のプローブである。その典型的な例が、本願実施の形態に詳述する薄膜プローブである。針高さは、薄膜プローブの場合は、一般に針近傍のシート表面(基準面)から測った針先端の高さである。
接触端子とは、シリコンウエハを半導体集積回路の製造に用いるのと同様な、ウエハプロセス、すなわちフォトリソグラフィ技術、CVD(Chemical Vapor Deposition)技術、スパッタリング技術およびエッチング技術などを組み合わせたパターニング手法によって、配線層およびそれに電気的に接続された先端部を一体的に形成したものをいう。
薄膜プローブ(membrane probe)、薄膜プローブカード、または突起針配線シート複合体とは、検査対象と接触する前記接触端子(突起針)とそこから引き回された配線とが設けられ、その配線に外部接触用の電極が形成された薄膜をいい、たとえば厚さ10μm〜100μm程度のものをいう。
プローブカードとは、検査対象となるウエハと接触する接触端子および多層配線基板などを有する構造体をいい、半導体検査装置とは、プローブカードおよび検査対象となるウエハを載せる試料支持系を有する検査装置をいう。
プローブ検査とは、ウエハ工程が完了したウエハに対してプローバを用いて行われる電気的試験であって、チップ領域の主面上に形成された電極に上記接触端子の先端を当てて半導体集積回路の電気的検査を行うことをいい、所定の機能通りに動作するか否かを確認する機能テストやDC動作特性およびAC動作特性のテストを行って良品/不良品を判別するものである。各チップに分割してから(またはパッケージング完了後)行われる選別テスト(最終テスト)とは区別される。プローブ検査の結果は、後述するウエハマップとしてまとめられる。
ウエハ外観検査装置とは、鏡面ウエハ、薄膜付きウエハおよびパターン付きウエハ上において、微細パターンの寸法測定、欠陥検査、膜厚測定および平面度測定などの寸法・形状測定や、異物を検査するパーティクル計測などの検査を実施するものである。これらの測定および検査(以降、ウエハ外観検査と記す)は所定の分解能で行われ、測定結果および検査結果は、次に説明するウエハマップとしてまとめられる。
ウエハマップとは、プローブ検査の結果およびウエハ外観検査の結果をチップ領域の配列通りもしくは測定・検査した領域の配列通りに表示したものをいい、ウエハ処理状態の分布や、ウエハ処理の良否などの判断に用いる。
サーバーとは、ネットワークの中心となるコンピュータをいい、たとえばネットワーク上のファイルを蓄積してネットワークに接続しているユーザーが使えるようにするファイルサーバーがある。本願においては、ウエハマップデータが上記ファイルに相当する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
また、本実施の形態においては、絶縁ゲート型電界効果トランジスタをMOSFET(Metal Oxide Semiconductor Field Effect Transistor)も含めてMISFET(Metal Insulator Semiconductor Field Effect Transistor)と呼ぶ。
また、本願で使用する半導体リソグラフィー技術による薄膜プローブの各詳細については、本発明者および関連する発明者等による以下の特許出願に開示されているので、特に必要な時以外はそれらの内容は繰り返さない。前記特許出願、すなわち、日本特許出願第2002−289377号(対応米国出願番号第10/676,609号;米国出願日2003.10.2)、日本特許出願第2002−294376号、日本特許出願第2003−189949号、日本特許出願第2003−075429号(対応米国出願番号第10/765,917号;米国出願日2004.1.29)、日本特許出願第2003−371515号、日本特許出願第2003−372323号、および日本特許出願第2004−115048号である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
図1は本実施の形態1のプローブカードの下面の要部平面図であり、図2は図1中のA−A線に沿った断面図である。
図1および図2に示すように、本実施の形態1のプローブカード(第1カード)は、たとえば多層配線基板1、薄膜シート(薄膜プローブ(第1シート))2およびプランジャ(押圧機構)3などから形成されている。薄膜シート2は押さえリング4によって多層配線基板1の下面に固定され、プランジャ3は多層配線基板1の上面に取り付けられている。多層配線基板1の中央部には開口部5が設けられ、この開口部5内において、薄膜シート2とプランジャ3とは接着リング6を介して接着されている。
薄膜シート2の下面には、たとえば4角錐型または4角錐台形型の複数のプローブ(接触端子)7が形成されている。薄膜シート2内には、プローブ7の各々と電気的に接続し、各々のプローブ7から薄膜シート2の探部まで延在する複数の配線が形成されている。多層配線基板1の下面には、この複数の配線の端部とそれぞれ電気的に接触する複数の受け部(図示は省略)が形成されており、この複数の受け部は、多層配線基板1内に形成された配線(第1配線)を通じて多層配線基板1の上面に設けられた複数のポゴ(POGO)座8と電気的に接続している。このポゴ座8は、テスタからの信号をプローブカードへ導入するピンを受ける機能を有する。
本実施の形態1において、薄膜シート2は、たとえばポリイミドを主成分とする薄膜から形成されている。このような薄膜シート2は柔軟性を有することから、本実施の形態1では、チップ(半導体集積回路装置)のパッドにすべてのプローブ7を接触させるために、プローブ7が形成された領域の薄膜シート2を上面(裏面)から押圧具(押圧機構)9を介してプランジャ3が押圧する構造となっている。すなわち、プランジャ3内に配置されたばね3Aの弾性力によって一定の圧力を押圧具9に加えるものである。本実施の形態1において、押圧具9の材質としては、42アロイを例示することができる。
本実施の形態1において、上記プローブカードを用いてプローブ検査(電気的検査)を行う対象としては、LCD(Liquid Crystal Display)ドライバが形成されたチップを例示することができる。図46は、それら複数のチップ(チップ領域)10が区画されたウエハWHの平面図である。なお、本実施の形態1のプローブカードを用いたプローブ検査は、これら複数のチップ10が区画されたウエハWHに対して行うものである。
また、図3は、そのチップ10の平面と、その一部を拡大したものを図示している。このチップ10は、たとえば単結晶シリコン基板からなり、その主面にはLCDドライバ回路が形成されている。また、チップ10の主面の周辺部には、LCDドライバ回路と電気的に接続する多数のパッド(第1電極)11、12が配置されており、図3中におけるチップ10の上側の長辺および両短辺に沿って配列されたパッド11は出力端子となり、チップ10の下側の長辺に沿って配列されたパッド12は入力端子となっている。LCDドライバの出力端子数は入力端子数より多いことから、隣り合ったパッド11の間隔をできる限り広げるために、パッド11はチップ10の上側の長辺および両短辺に沿って2列で配列され、チップ10の上側の長辺および両短辺に沿って互いの列のパッド11が互い違いに配列されている。本実施の形態1において、隣り合うパッド11が配置されているピッチ(第2距離)LPは、たとえば約68μmである。また、本実施の形態1において、パッド11は平面矩形であり、チップ10の外周と交差(直交)する方向に延在する長辺の長さLAは約63μmであり、チップ10の外周に沿って延在する短辺の長さLBは約34μmである。また、隣り合うパッド11が配置されているピッチLPが約68μmであり、パッド11の短辺の長さLBが約34μmであることから、隣り合うパッド11の間隔は約34μmとなる。
パッド11、12は、たとえばAu(金)から形成されたバンプ電極(突起電極)であり、チップ10の入出力端子(ボンディングパッド)上に、電解めっき、無電解めっき、蒸着あるいはスパッタリングなどの方法によって形成されたものである。図4は、パッド11の斜視図である。パッド11の高さLCは約15μmであり、パッド12も同程度の高さを有する。
また、上記チップ10は、ウエハの主面に区画された多数のチップ領域に半導体製造技術を使ってLCDドライバ回路(半導体集積回路)や入出力端子(ボンディングパッド)を形成し、次いで入出力端子上に上記の方法でパッド11を形成した後、ウエハをダイシングしてチップ領域を個片化することにより製造することができる。また、本実施の形態1において、上記プローブ検査は、ウエハをダイシングする前に各チップ領域に対して実施するものである。なお、以後プローブ検査(パッド11、12とプローブ7とが接触する工程)を説明する際に、特に明記しない場合には、チップ10はウエハをダイシングする前の各チップ領域を示すものとする。
図5は、上記チップ10の液晶パネルへの接続方法を示す要部断面図である。図5に示すように、液晶パネルは、たとえば主面に画素電極14、15が形成されたガラス基板16、液晶層17、および液晶層17を介してガラス基板16と対向するように配置されたガラス基板18などから形成されている。本実施の形態1においては、このような液晶パネルのガラス基板16の画素電極14、15に、それぞれパッド11、12が接続するようにチップ10をフェイスダウンボンディングすることによって、チップ10を液晶パネルへ接続することを例示できる。
図6は上記薄膜シート2の下面のプローブ7が形成された領域の一部を拡大して示した要部平面図であり、図7は図6中のB−B線に沿った要部断面図であり、図8は図6中のC−C線に沿った要部断面図である。
上記プローブ7は、薄膜シート2中にて平面六角形状にパターニングされた金属膜21A、21Bの一部であり、金属膜21A、21Bのうちの薄膜シート2の下面に4角錐型または4角錐台形型に飛び出した部分である。プローブ7は、薄膜シート2の主面において上記チップ10に形成されたパッド11、12の位置に合わせて配置されており、図6ではパッド11に対応するプローブ7の配置について示している。これらプローブ7のうち、プローブ7Aは、2列で配列されたパッド11のうちの相対的にチップ10の外周に近い配列(以降、第1列と記す)のパッド11に対応し、プローブ7Bは、2列で配列されたパッド11のうちの相対的にチップ10の外周から遠い配列(以降、第2列と記す)のパッド11に対応している。また、最も近い位置に存在するプローブ7Aとプローブ7Bとの間の距離は、図6が記載された紙面の左右方向の距離LXと上下方向の距離LYとで規定され、距離LXは前述の隣り合うパッド11が配置されているピッチLPの半分の約34μmとなる。また、本実施の形態1において、距離LYは、約93μmとなる。また、図9に示すように、ポリイミド膜22の表面からプローブ7A、7Bの先端までの高さLZ(針高さ)は、50μm以下(大きくとも90μm以下)、更に望ましくは30μm以下で揃えられている。
金属膜21A、21Bは、たとえば下層からロジウム膜およびニッケル膜が順次積層して形成されている。金属膜21A、21B上にはポリイミド膜22が成膜され、ポリイミド膜22上には各金属膜21と電気的に接続する配線(第2配線)23が形成されている。配線23は、ポリイミド膜22に形成されたスルーホール24の底部で金属膜21A、21Bと接触している。また、ポリイミド膜22および配線23上には、ポリイミド膜25が成膜されている。
上記したように、金属膜21A、21Bの一部は4角錐型または4角錐台形型に形成されたプローブ7A、7Bとなり、ポリイミド膜22には金属膜21A、21Bに達するスルーホール24が形成される。そのため、プローブ7Aが形成された金属膜21Aおよびスルーホール24の平面パターンと、プローブ7Bが形成された金属膜21Bおよびスルーホール24の平面パターンとが同じ方向で配置されるようにすると、隣り合う金属膜21Aと金属膜21Bとが接触してしまい、プローブ7A、7Bからそれぞれ独立した入出力を得られなくなってしまう不具合が懸念される。そこで、本実施の形態1では、図6に示すように、プローブ7Bが形成された金属膜21Bおよびスルーホール24の平面パターンは、プローブ7Aが形成された金属膜21Aおよびスルーホール24の平面パターンを180°回転したパターンとしている。それにより、平面でプローブ7Aおよびスルーホール24が配置された金属膜21Aの幅広の領域と、平面でプローブ7Bおよびスルーホール24が配置された金属膜21Bの幅広の領域とが、紙面の左右方向の直線上に配置されないようになり、金属膜21Aおよび金属膜21Bの平面順テーパー状の領域が紙面の左右方向の直線上に配置されるようになる。その結果、隣り合う金属膜21Aと金属膜21Bとが接触してしまう不具合を防ぐことができる。また、狭ピッチでパッド11(図3参照)が配置されても、それに対応した位置にプローブ7A、7Bを配置することが可能となる。
本実施の形態1では、図3を用いてパッド11が2列で配列されている場合について説明したが、図10に示すように、1列で配列されているチップも存在する。そのようなチップに対しては、図11に示すように、上記金属膜21Aの幅広の領域が紙面の左右方向の直線上に配置された薄膜シート2を用いることで対応することができる。また、このようにパッド11が1列で配列され、たとえばチップ10の外周と交差(直交)する方向に延在する長辺の長さLA約140μmであり、チップ10の外周に沿って延在する短辺の長さLBが約19μmであり、隣り合うパッド11が配置されているピッチLPが約34μmであり、隣り合うパッド11の間隔が約15μmである場合には、図3に示したパッド11に比べて長辺が約2倍以上となり、短辺方向でのパッド11の中心位置を図3に示したパッド11の中心位置と揃えることができるので、図6〜図8を用いて説明した薄膜シート2を用いることが可能となり、図12に示す位置POS1、POSでプローブ7A、7Bのそれぞれがパッド11に接触することになる。
また、パッド11の数がさらに多い場合には、3列以上で配列されている場合もある。図13は3列で配列されたパッド11に対応した薄膜シート2の要部平面図であり、図14は4列で配列されたパッド11に対応した薄膜シート2の要部平面図である。チップ10のサイズが同じであれば、パッド11の配列数が増えるに従って、図6を用いて説明した距離LXがさらに狭くなるので、上記金属膜21A、21Bを含む金属膜が接触してしまうことがさらに懸念される。そこで、図13および図14に示すように、金属膜21A、21B、21C、21Dを、たとえば図6に示した金属膜21Aの平面パターンを45°回転させたものとすることで、金属膜21A、21B、21C、21Dが互いに接触してしまう不具合を防ぐことが可能となる。また、ここでは図6に示した金属膜21Aの平面パターンを45°回転させた例について説明したが、45°に限定するものではなく、金属膜21A、21B、21C、21Dの互いの接触を防ぐことができるのであれば他の回転角でもよい。なお、金属膜21Cには、プローブ7Bが対応するパッド11よりさらにチップ10内の内側に配置されたパッド11に対応するプローブ7Cが形成され、金属膜21Dには、プローブ7Cが対応するパッド11よりさらにチップ10内の内側に配置されたパッド11に対応するプローブ7Dが形成されている。
ここで、図15は図14中のD−D線に沿った要部断面図であり、図16は図14中のE−E線に沿った要部断面図である。図14に示したように、4列のパッド11に対応するプローブ7A〜7Dを有する金属膜21A〜21Dを配置した場合には、金属膜21A〜21Dのそれぞれに上層から電気的に接続する配線のすべてを同一の配線層で形成することが困難になる。これは、上記距離LXが狭くなることによって、金属膜21A〜21Dのそれぞれ同士が接触する虞が生じるのと共に、金属膜21A〜21Dに電気的に接続する配線同士も接触する虞が生じるからである。そこで、本実施の形態1においては、図15および図16に示すように、それら配線を2層の配線層(配線23、26)から形成することを例示することができる。なお、配線26およびポリイミド膜25上には、ポリイミド膜27が形成されている。相対的に下層の配線23はポリイミド膜22に形成されたスルーホール24の底部で金属膜21A、21Cと接触し、相対的に上層の配線26はポリイミド膜22、25に形成されたスルーホール28の底部で金属膜21B、21Dと接触している。それにより、同一の配線層においては、隣り合う配線23または配線26の間隔を大きく確保することが可能となるので、隣り合う配線23または配線26が接触してしまう不具合を防ぐことができる。また、パッド11が5列以上となり、それに対応するプローブ数が増加して上記距離LXが狭くなる場合には、さらに多層に配線層を形成することによって、配線間隔を広げてもよい。
次に、上記の本実施の形態1の薄膜シート2の構造について、その製造工程と併せて図17〜図26を用いて説明する。図17〜図26は、図6〜図8を用いて説明した2列のパッド11(図3参照)に対応したプローブ7A、7Bを有する薄膜シート2の製造工程中の要部断面図である。なお、薄膜シートの構造および薄膜シートの製造工程と、上記プローブ7(プローブ7A〜7D)と同様のプローブの構造および製造工程については、特願2003−75429号、特願2003−371515号、特願2003−372323号、および特願2004−115048号にも記載がある。
まず、図17に示すように、厚さ0.2mm〜0.6mm程度のシリコンからなるウエハ31を用意し、熱酸化法によってこのウエハ31の両面に膜厚0.5μm程度の酸化シリコン膜32を形成する。続いて、フォトレジスト膜をマスクとしてウエハ31の主面側の酸化シリコン膜32をエッチングし、ウエハ31の主面側の酸化シリコン膜32にウエハ31に達する開口部を形成する。次いで、残った酸化シリコン膜32をマスクとし、強アルカリ水溶液(たとえば水酸化カリウム水溶液)をもちいてウエハ31を異方的にエッチングすることによって、ウエハ31の主面に(111)面に囲まれた4角錐型または4角錐台形型の穴33を形成する。
次に、図18に示すように、上記穴33の形成時にマスクとして用いた酸化シリコン膜32をフッ酸およびフッ化アンモニウムの混合液によるウェットエッチングにより除去する。続いて、ウエハ31に熱酸化処理を施すことにより、穴33の内部を含むウエハ31の全面に膜厚0.5μm程度の酸化シリコン膜34を形成する。次いで、穴33の内部を含むウエハ31の主面に導電性膜35を成膜する。この導電性膜35は、たとえば膜厚0.1μm程度のクロム膜および膜厚1μm程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。次いで、導電性膜35上にフォトレジスト膜を成膜し、フォトリソグラフィ技術によって後の工程で金属膜21A、21B(図6〜図8参照)が形成される領域のフォトレジスト膜を除去し、開口部を形成する。
次に、導電性膜35を電極とした電解めっき法により、上記フォトレジスト膜の開口部の底部に現れた導電性膜35上に硬度の高い導電性膜37および導電性膜38を順次堆積する。本実施の形態1においては、導電性膜37をロジウム膜とし、導電性膜38をニッケル膜とすることを例示できる。ここまでの工程により、導電性膜37、38から前述の金属膜21A、21Bを形成することができる。また、穴33内の導電性膜37、38が前述のプローブ7A、7Bとなる。なお、導電性膜35は、後の工程で除去されるが、その工程については後述する。
金属膜21A、21Bにおいては、後の工程で前述のプローブ7A、7Bが形成された時に、ロジウム膜から形成された導電性膜37が表面となり、導電性膜37がパッド11に直接接触することになる。そのため、導電性膜37としては、硬度が高く耐磨耗性に優れた材質を選択することが好ましい。また、導電性膜37はパッド11に直接接触するため、プローブ7A、7Bによって削り取られたパッド11の屑が導電性膜37に付着すると、その屑を除去するクリーニング工程が必要となり、プローブ検査工程が延びてしまうことが懸念される。そのため、導電性膜37としては、パッド11を形成する材料が付着し難い材質を選択することが好ましい。そこで、本実施の形態1においては、導電性膜37として、これらの条件を満たすロジウム膜を選択している。それにより、そのクリーニング工程を省略することができる。
次に、上記金属膜21A、21B(導電性膜37、38)の成膜に用いたフォトレジスト膜を除去した後、図19に示すように、金属膜21A、21Bおよび導電性膜35を覆うようにポリイミド膜22(図7および図8も参照)を成膜する。続いて、そのポリイミド膜22に金属膜21A、21Bに達する前述のスルーホール24を形成する。このスルーホール24は、レーザを用いた穴あけ加工またはアルミニウム膜をマスクとしたドライエッチングによって形成することができる。
次に、図20に示すように、スルーホール24の内部を含むポリイミド膜22上に導電性膜42を成膜する。この導電性膜42は、たとえば膜厚0.1μm程度のクロム膜および膜厚1μm程度の銅膜を順次スパッタリング法または蒸着法によって堆積することによって成膜することができる。続いて、その導電性膜42上にフォトレジスト膜を形成した後に、そのフォトレジスト膜をフォトリソグラフィ技術によってパターニングし、フォトレジスト膜に導電性膜42に達する開口部を形成する。次いで、めっき法により、その開口部内の導電性膜42上に導電性膜43を成膜する。本実施の形態1においては、導電性膜43として銅膜、または銅膜およびニッケル膜を下層から順次堆積した積層膜を例示することができる。
次に、上記フォトレジスト膜を除去した後、導電性膜43をマスクとして導電性膜42をエッチングすることにより、導電性膜42、43からなる配線23を形成する。配線23は、スルーホール24の底部にて金属膜21A、21Bと電気的に接続することができる。
次に、図21に示すように、ウエハ31の主面に前述のポリイミド膜25を成膜する。このポリイミド膜25は、後の工程でウエハ31の主面に固着される金属シートの接着層として機能する。
次に、図22に示すように、ポリイミド膜25の上面に金属シート45を固着する。この金属シート45としては、線膨張率が低く、かつシリコンから形成されたウエハ31の線膨張率に近い材質を選ぶものであり、本実施の形態1では、たとえば42アロイ(ニッケル42%かつ鉄58%の合金で、線膨張率4ppm/℃)またはインバー(ニッケル36%かつ鉄64%の合金で、線膨張率1.5ppm/℃)を例示することができる。また、金属シート45を用いる代わりにウエハ31と同じ材質のシリコン膜を形成してもよいし、シリコンと同程度の線膨張率を有する材質、たとえば鉄とニッケルとコバルトとの合金、またはセラミックと樹脂との混合材料などでもよい。このような金属シート45を固着するには、ウエハ31の主面に位置合わせしつつ重ね合わせ、10〜200kgf/cm2程度で加圧しながらポリイミド膜25のガラス転移点温度以上の温度で加熱を行い、加熱加圧圧着することによって実現できる。
このような金属シート45をポリイミド膜25を用いて固着することによって、形成される薄膜シート2の強度の向上を図ることができる。また、金属シート45を固着しない場合には、プローブ検査時の温度に起因する薄膜シート2および検査対象のウエハの膨張または収縮によって、プローブ7A、7Bと対応するパッド11との相対的な位置がずれてしまい、プローブ7A、7Bが対応するパッド11と接触できなくなってしまう不具合が懸念される。一方、本実施の形態1によれば、金属シート45を固着したことにより、プローブ検査時の温度に起因する薄膜シート2および検査対象のウエハの膨張量または収縮量を揃えることができる。それにより、プローブ7A、7Bと対応するパッド11との相対的な位置がずれてしまうことを防ぐことが可能となる。すなわち、プローブ7A、7Bと対応するパッド11とがプローブ検査時の温度に関係なく常に電気的接触を保つことが可能となる。また、様々な状況下での薄膜シート2と検査対象のウエハとの相対的な位置精度を確保することが可能となる。
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして金属シート45をエッチングし、プローブ7A、7B上の金属シート45に開口部46を形成し、平面で金属膜21A間または金属膜21B間の領域上の金属シート45に開口部47を形成する。本実施の形態1において、このエッチングは、塩化第二鉄溶液を用いたスプレーエッチングとすることができる。
次に、上記フォトレジスト膜を除去した後、図23に示すように、開口部46内に、エラストマ48を形成する。この時、エラストマ48は所定量が開口部46の上部へ出るように形成する。本実施の形態1においては、エラストマ48を形成する方法として、開口部46内に弾性樹脂を印刷もしくはディスペンサ塗布する方法、またはシリコンシートを設置する方法を例示することができる。エラストマ46は、多数のプローブ7A、7Bの先端がパッド11に接触する際の衝撃を緩和しつつ、個々のプローブ7A、7Bの先端の高さのばらつきを局部的な変形によって吸収し、パッド11の高さのばらつきに倣った均一な食い込みによってプローブ7A、7Bとパッド11との接触を実現する。
次に、図24に示すように、たとえばフッ酸とフッ化アンモニウムの混合液を用いたエッチングによって、ウエハ31の裏面の酸化シリコン膜34を除去する。続いて、強アルカリ水溶液(たとえば水酸化カリウム水溶液)を用いたエッチングにより、薄膜シート2を形成するための型材であるウエハ31を除去する。次いで、酸化シリコン膜34および導電性膜35を順次エッチングにより除去する。この時、酸化シリコン膜34はフッ酸およびフッ化アンモニウムの混合液を用いてエッチングし、導電性膜35に含まれるクロム膜は過マンガン酸カリウム水溶液を用いてエッチングし、導電性膜35に含まれる銅膜はアルカリ性銅エッチング液を用いてエッチングする。ここまでの工程により、プローブ7A、7Bを形成する導電性膜37(図18参照)であるロジウム膜がプローブ7A、7Bの表面に現れる。前述したように、ロジウム膜が表面に形成されたプローブ7A、7Bにおいては、プローブ7A、7Bが接触するパッド11の材料であるAuなどが付着し難く、Niより硬度が高く、かつ酸化され難く接触抵抗を安定させることができる。
次に、図25に示すように、開口部47下のポリイミド膜25、22を除去し、開口部49を形成する。この開口部49は、レーザを用いた穴あけ加工または金属シート45およびエラストマ48をマスクとしたドライエッチングによって形成することができる。その後、図26に示すように、たとえば42アロイから形成された押圧具50をエラストマ48上に接着して本実施の形態1の薄膜シート2を製造する。
上記の工程によって製造した本実施の形態1の薄膜シート2は、金属シート45が接着されたことにより剛性が向上している。また、図27に示すように、検査対象のウエハ(チップ10)に反りが生じていると、パッド11の高さとパッド12の高さとの間に差Sが生じる。そのため、このような差Sが生じていると、相対的に高さの低いパッド12にプローブ7A、7Bが接触できなくなる不具合の発生が懸念される。しかしながら、金属膜21A間(金属膜21B間)に開口部49が形成されていることにより、薄膜シート2は、この開口部49での剛性が低下する。それにより、プローブ検査時に押圧具50により圧力を加えると、エラストマ48の弾性変形の範囲内で薄膜シート2にも開口部49で段差を持たせることができる。その結果、薄膜シート2に上記差Sを解消するような段差が生じさせることができるので、すべてのプローブ7A、7Bをパッド11、12に確実に接触させることが可能となる。
また、図28に示すように、検査対象のウエハ(チップ10)の主面に異物DSTが付着しているような場合に、薄膜シート2に上記開口部49が設けられていないと、プローブ7A、7Bをパッド11、12に接触させようとした時に薄膜シート2が異物DSTに乗り上げ、パッド11、12にプローブ7A、7Bが接触できなくなる不具合の発生が懸念される。また、薄膜シート2が異物DSTに乗り上げてしまうことによって薄膜シート2が変形してしまうことも懸念され、特に異物DSTがプローブ7A、7Bの近傍に存在する場合には、プローブ7A、7Bが薄膜シート2の内部にめり込んでしまう不具合の発生も懸念される。しかしながら、上記開口部49を設けたことにより、平面で開口部49内に異物DSTが位置するようにできるので、それら不具合の発生の確率を低下することが可能となる。
ここで、上記開口部49の平面パターンについて説明する。図29、図31、図33、図35および図37は薄膜シート2の下面の要部平面図であり、図30、図32、図34、図36および図38はそれぞれ図29、図31、図33、図35および図37中のF−F線に沿った要部断面図である。
本実施の形態1において、開口部49の平面パターンとしては、まず図29に示すような矩形のパターンを例示することができる。このような矩形のパターンとすることによって薄膜シート2の剛性が低下し過ぎる場合には、図31に示すように、平面矩形の開口部49の対角線上に梁状にポリイミド膜22、25および金属シート45を残す構造としてもよい。これにより、薄膜シート2に所望の剛性を保つことが可能となる。また、図33に示すように、図31に示したような開口部49のパターンをスリット状に加工し、前述の梁状のポリイミド膜22、25および金属シート45を残す構造としてもよい。それによっても薄膜シート2に所望の剛性を保つことが可能となる。このようなスリット状の開口部49は、図25を用いて説明したようなレーザを用いた穴あけ加工によって形成することにより、加工に要する時間を短縮することができる。また、図1および図2を用いて説明した押さえリング4、接着リング6および押圧具50が平面円形である場合には、図35に示すように、開口部49を平面円形のパターンとしてもよい。接着リング6および押圧具50が平面円形である場合に、開口部49が平面矩形のパターンであると、矩形パターンの角部などに不用な力が集中することが懸念されるが、平面円形のパターンとすることによって、そのような不用な力の集中を防ぐことが可能となる。また、図3を用いて説明したように、検査対象のチップ10は、平面で短辺および長辺を有する矩形であることから、図37に示すように、開口部49を短辺および長辺を有する平面矩形のパターンで形成し、そのパターン内において、短辺に沿った方向に延在する複数の梁状にポリイミド膜22、25および金属シート45を残す構造としてもよい。それにより、薄膜シート2に所望の剛性を保つことが可能となる。
次に、本実施の形態1における上記薄膜シート2を有するプローブカード(図1および図2参照)によるプローブ検査工程について説明する。
図39は、本実施の形態1におけるプローブ検査工程に用いる各装置の構成について示した説明図である。まず、パッド11(図3参照)を形成する工程までが完了したウエハWHを用意する(図45参照)。続いて、外観検査装置51により検査対象であるウエハWHの主面の外観を検査する。この外観検査の目的の一つは、チップ10の主面における前述の異物DST(図28参照)の有無およびパッド11の形状を検査し、これらの異常を早期に発見することによって半導体集積回路装置の製造歩留りを維持することにある。たとえば、ウエハWHの主面に付着した異物DSTが導電性物質である場合や、パッド11の形状(平面)に異常がある場合には、隣接するパッド11同士が短絡してしまったり、隣接するパッド11がその異物DSTを介して短絡してしまったりする虞がある。そのため、その異常を早期に発見するし、その異常が発生した原因を解明することにより、同じ原因での異常の発生を防ぐことが可能となる。すなわち、大量の不良品を製造してしまうことを防ぐことが可能となる。また、その外観検査の他の目的は、異物DSTが付着していたり、パッド11の形状に異常のある製品が出荷されてしまったりすることを防ぐことにある。
外観検査装置51によるウエハWHの主面の外観検査時には、図40に示すように、チップ10の主面は、チップ10の主面内において相対的に内側に配列されたパッド11から、パッド11の短辺の長さLB(図3参照(たとえば約19μm))より長い距離(第1距離)LRだけ離れた位置より内側の領域10Aと、それ以外の領域とに分けられる。そして、領域10Aについては、たとえば一辺が約30μmの矩形の領域(第2領域)に分割し、それぞれの領域(第2領域)について外観を検査していく。パッド11が配置され、領域10Aを取り囲むように配置されている領域10A以外の領域については、たとえば一辺が約10μmの矩形の領域(第1領域)に分割し、それぞれの領域(第1領域)について外観を検査していく。このように、パッド11が配置されている領域10A以外の領域を領域10Aより細かく分割したのは、前述したようにウエハWHの主面に付着した異物DSTが導電性物質である場合や、パッド11の形状(平面)に異常がある場合に、隣接するパッド11同士が電気的に短絡してしまう虞があることから、より精密な検査が求められるからである。また、本実施の形態1においては、図41に示すように、パッド11の高さLC(図4も参照)は、下層の配線と接するバンプ電極用下地膜11Aの最下部から突起部11Bを除くパッド11の上面までと規定するものであり、このような規定のもとで突起部11Bが形成されてしまっている場合をパッド11の高さの異常とするものである。つまり、外観検査においては、第1領域または第2領域からはみ出している異物DST、またはパッド11の形状(平面形状および高さ)の異常が検出されたチップ10を不良とするものである。このような外観検査の結果は、図42に示すように、ウエハWHの面内における各チップ10の配列通りにウエハマップデータ(第1データ)としてまとめられ、ウエハマップデータ中には、外観異常が検出されたチップ(第1群のチップ領域)10E(図42中にてハッチングを付して図示)が配置されている位置(第1位置)とそれ以外のチップ(第2群のチップ領域)10が配置されている位置とが記録される。
ウエハWH内のすべてのチップ10についての外観検査が終わると、上記ウエハマップデータにはさらにウエハWHを識別する情報が加えられた後にサーバー52に送信され、サーバー52内に蓄積される。その後、ウエハWHがプローブ検査装置53に搬送され、プローブ検査装置53に搬送されたウエハWHに対応するウエハマップデータがサーバー52からプローブ検査装置53へ送信される。ここで、配置されている外観検査装置51およびプローブ検査装置53は、それぞれ1台に限るものではない。すなわち、外観検査装置51およびプローブ検査装置53がそれぞれ複数台配置され、それぞれが1対1で対応していない場合(所定の外観検査装置51から所定のプローブ検査装置53へウエハWHが搬送されるように決められていない場合)には、外観検査装置51とプローブ検査装置53との間にサーバー52を配置することにより、外観検査装置51とプローブ検査装置53との間でのウエハマップデータの受け渡しを実現することができる。また、外観検査装置51およびプローブ検査装置53が共に1台であり、外観検査装置51で外観検査が実施されたウエハWHが一時的に他の場所に保管されることなくプローブ検査装置53へ搬送され、プローブ検査が実施されるような場合には、サーバー52を省略し、そのウエハWHについてのウエハマップデータが外観検査装置51からプローブ検査装置53へ直接送信されるようにしてもよい。
プローブ検査装置53においては、上記薄膜シート2を有するプローブカード(図1および図2参照)を用いたプローブ検査が実施される。プローブ検査装置53は、サーバー52から送信されてきたウエハマップデータをもとにウエハWHに対してプローブ検査を実施する。すなわち、ウエハマップデータ中において外観異常が検出されたチップ10E(図42参照)となっているチップ10に対しては、プローブ検査を省略する。その結果、外観異常が検出されたチップ10E(図42参照)となっているチップ10に対しては、プローブ7A、7B(図6〜図8参照)をパッド11に接触させる工程を省略できる。
プローブ7A、7Bをパッド11に接触させる際に、ウエハWH(チップ10)の主面に、薄膜シート2(図2参照)に開口部49(図28参照)を設けたことでも薄膜シート2との接触を防ぎきることのできない異物DSTが付着していたり、パッド11に突起部11Bが形成されていたりすると、薄膜シート2が異物DSTまたは突起部11Bに乗り上げてしまうことによって薄膜シート2が変形してしまうことも懸念され、特に異物DSTまたは突起部11Bがプローブ7A、7Bの近傍に存在する場合には、プローブ7A、7Bが薄膜シート2の内部にめり込んでしまう不具合の発生も懸念される。また、このように薄膜シート2が破損しない場合でも、薄膜シート2に異物DSTまたは突起部11Bとの接触によるダメージが加わることも懸念される。なお、図53に示したような探針201、プローブ基板202および針押さえ部203などからなる従来のカンチレバー方式のプローブカードのように、探針201の先端とそれを実質的に支える部分(針押さえ部203)の距離(針高さH101)が数百μm程度かそれ以上あるものの場合には、針高さH101が本実施の形態1の薄膜シート2における針高さ(ポリイミド膜22の表面からプローブ7A、7Bの先端までの高さLZ(図11参照))より大きくなることから、針押さえ部203が異物DSTまたは突起部11Bに乗り上げてしまうことによって破損してしまう可能性は低くなる。そこで、本実施の形態1のように、ウエハマップデータ中において外観異常が検出されたチップ10E(図42参照)となっているチップ10に対しては、プローブ7A、7Bをパッド11に接触させる工程を省略することにより、そのような薄膜シート2の破損またはダメージを未然に防ぐことが可能となる。本発明者らが行って実験によれば、外観検査装置51による外観検査で不良と判定されたチップ10についてもプローブ検査を実施した場合には、プローブ7A、7Bとパッド11との接触回数が平均で20万回で薄膜シート2が寿命となったが、不良と判定されたチップ10についてのプローブ検査を省略する本実施の形態1の場合には、プローブ7A、7Bとパッド11との接触回数が平均で50万回で薄膜シート2が寿命となった。つまり、本実施の形態1によれば、薄膜シート2の寿命を大幅に延ばすことができる。
(実施の形態2)
次に、本実施の形態2について説明する。
図43および図44は、前記実施の形態1でも説明したLCDドライバが形成されたチップ10の要部断面図であり、それぞれ異なる断面を示している。
基板61(ウエハWH)は、たとえばp型の単結晶Siからなり、その主面のデバイス形成面には、分離部62が形成され活性領域Laおよびダミー活性領域Lbが規定されている。分離部62は、たとえばLOCOS(Local Oxidization of Silicon)法によって形成された酸化シリコン膜からなる。ただし、分離部62を溝型(SGI:Shallow Groove IsolationまたはSTI:Shallow Trench Isolation)の分離部62で形成しても良い。
図43に示すパッドPD1下層の基板61の分離部62に囲まれた活性領域Laには、たとえばpn接合ダイオードDが形成されている。このpn接合ダイオードDは、たとえば静電破壊防止用の保護ダイオードであり、基板61のp型ウエルPWLとその上部のn型半導体領域68とのpn接合により形成されている。基板61の主面上には、たとえば酸化シリコン膜からなる絶縁膜IS1が形成されている。その上には、第1層配線M1が形成されている。第1層配線M1は、たとえばチタン、窒化チタン、アルミニウム(またはアルミニウム合金)および窒化チタンが下層から順に堆積される構成を有している。このアルミニウムまたはアルミニウム合金等の膜が主配線材料であり、最も厚く形成されている。第1層配線M1は、絶縁膜IS1に形成された平面円形状の複数のコンタクトホールCNTを通じてn型半導体領域68と、すなわち、pn接合ダイオードDと接続されている。第1層配線M1は、たとえば酸化シリコン膜からなる絶縁膜IS2によって覆われている。この絶縁膜IS2上には、第2層配線M2が形成されている。第2層配線M2の材料構成は、上記第1層配線M1と同じである。第2層配線M2は、絶縁膜IS2に形成された平面円形状の複数のスルーホールTH1を通じて第1層配線M1と電気的に接続されている。第2層配線M2は、たとえば酸化シリコン膜からなる絶縁膜IS3によって覆われている。その絶縁膜IS3上には、第3層配線M3が形成されている。第3層配線M3は、絶縁膜IS3に形成された平面円形状の複数のスルーホールTH2を通じて第2層配線M2と電気的に接続されている。さらに、第3層配線M3は、表面保護用の絶縁膜IS4によってその大半が覆われているが、第3層配線M3の一部は絶縁膜IS4の一部に形成された平面長方形状の開口部69から露出されている。この開口部69から露出された第3層配線M3部分がパッドPD1となっている。表面保護用の絶縁膜IS4は、たとえば酸化シリコン膜の単体膜、酸化シリコン膜上に窒化シリコン膜を積み重ねた構造を有する積層膜あるいは酸化シリコン膜上に窒化シリコン膜およびポリイミド膜を下層から順に積み重ねた構造を有する積層膜からなる。パッドPD1は、開口部69を通じてバンプ電極用下地膜11Aを介してバンプ電極(突起電極)71(パッド11(図3および図4参照))と接合されている。バンプ電極用下地膜11Aは、バンプ電極71とパッドPDや絶縁膜IS4との接着性を向上させる機能の他、バンプ電極71の金属元素が第3層配線M3側に移動することや反対に第3層配線M3の金属元素がバンプ電極71側に移動するのを抑制または防止するバリア機能を有する膜であり、たとえばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金を下層から順に積み重ねた構造を有する積層膜からなる。実施の形態1でも説明したように、バンプ電極71は、たとえばAu膜からなり、めっき法によって形成されている。
一方、図44に示すダミー用のパッドPD2下層の基板61には、上記のようにダミー活性領域Lbが形成されているが、そのダミー活性領域Lbには、特に素子は形成されていない。もちろん、他のパッドPD1と同様にダイオードや他の素子を形成したり、p型ウエルやn型ウエル等を設けても良い。このダミー用のパッドPD2下層の第2層配線M2と第1層配線M1とは複数のスルーホールTH1を通じて電気的に接続されている。パッドPD2は、ダミーなのでその下層の第2層配線M2と第1層配線M1とを電気的に接続する必要はないが、ダミー用のパッドPD2に接合されるバンプ電極41の天辺の高さを他のパッドPDに接合されるバンプ電極41の天辺の高さにさらに近づけるために、パッドPD2の下層にも複数のスルーホールTH1が配置されている。
次に、このチップ10の製造工程の一例を説明する。まず、ウエハ状の基板61(ウエハWH)の主面に、たとえばLOCOS法によって分離部62を形成し、活性領域Laおよびダミー活性領域Lbを形成した後、分離部62に囲まれた活性領域Laに素子(たとえば高耐圧MISFET(Metal Insulator Semiconductor Field Effect Transistor)および低耐圧MISFET)を形成する。ダミー用のパッドPD2下のダミー活性領域Lbには素子を形成しない。続いて、基板61の主面上に絶縁膜IS1をCVD(Chemical Vapor Deposition)法等によって堆積した後、絶縁膜IS1の所定の箇所に平面円形状のコンタクトホールCNTをフォトリソグラフィ技術およびドライエッチング技術によって形成する。その後、その絶縁膜IS1上に、たとえば窒化チタン、チタン膜、アルミニウム膜および窒化チタン膜を下層から順にスパッタリング法等によって堆積した後、その積層金属膜をフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより第1層配線M1を形成する。次いで、同様に絶縁膜IS1上に絶縁膜IS2を堆積し、絶縁膜IS2にスルーホールTH1を形成後、その絶縁膜IS2上に第1層配線M1と同様に第2層配線M2を形成する。続いて、同様に絶縁膜IS2上に絶縁膜IS3を堆積し、絶縁膜IS3にスルーホールTH2を形成後、その絶縁膜IS3上に第1層配線M1と同様に第3層配線M3を形成する。その後、絶縁膜IS3上に表面保護用の絶縁膜IS4を堆積した後、絶縁膜IS4に、第3層配線M3の一部が露出される開口部69を形成し、パッドPD1、PD2を形成する。次いで、絶縁膜IS4上に、たとえばチタンまたはチタンタングステン等のような高融点金属膜の単体膜やチタン膜上にニッケル膜および金膜を下層から順に積み重ねた構造を有する積層膜からなる導体膜をスパッタリング法等によって堆積した後、その上にバンプ形成領域が露出され、それ以外が覆われるようなフォトレジストパターンを形成する。
次に、たとえば金からなるバンプ電極71(パッド11)を形成する。前述したように、このバンプ電極71(パッド11)は、フォトリソグラフィ技術によって開口部が設けられたフォトレジストパターンをマスクとしためっき法にてAu膜を成膜することで形成することができる。
次に、そのフォトレジスト膜を除去し、さらに下地の導体膜をエッチング除去することにより、バンプ電極用下地膜11Aを形成する。その後、基板61(ウエハWH)を各チップ10へと切断する。
前記実施の形態1では、パッド11(図3参照)を形成する工程までが完了したウエハWHに対して外観検査装置51(図39参照)により外観検査を実施し、結果をウエハマップデータとしてまとめる例について説明したが、本実施の形態2では、他の工程後にも外観検査装置51を用いて外観検査を実施し、ウエハWHの主面への異物の付着および配線の形状の異常などの検査結果をウエハマップデータとしてまとめる場合について例示する。たとえば、活性領域Laとダミー活性領域Lbとを形成した後、高耐圧MISFETのゲート電極(図示は省略)を形成した後、低耐圧MISFETのゲート電極(図示は省略)を形成した後、コンタクトホールCNTを形成した後、第1層配線M1を形成した後、第2層配線M2を形成した後、第3層配線M3を形成した後、および絶縁膜IS4に開口部69を形成した後のそれぞれにおいても外観検査を実施し、各外観検査時に得られたウエハマップデータを重ね合わせ、最終的なウエハマップデータを作成するものである。なお、このような各工程後に外観検査を実施するのは、本実施の形態2のチップ10が形成される全ウエハWHのうち、1%程度のウエハWHとすることを例示できる。ここで、図45は、その最終的なウエハマップデータを示す説明図であり、活性領域Laとダミー活性領域Lbとを形成した後の外観検査で外観異常が検出されたチップ10F、高耐圧MISFETのゲート電極(図示は省略)を形成した後の外観検査で外観異常が検出されたチップ10G、活性領域Laとダミー活性領域Lbとを形成した後の外観検査で外観異常が検出されたチップ10H、高耐圧MISFETのゲート電極を形成した後の外観検査で外観異常が検出されたチップ101、低耐圧MISFETのゲート電極を形成した後の外観検査で外観異常が検出されたチップ10J、コンタクトホールCNTを形成した後の外観検査で外観異常が検出されたチップ10K、第1層配線M1を形成した後の外観検査で外観異常が検出されたチップ10L、第2層配線M2を形成した後の外観検査で外観異常が検出されたチップ10M、第3層配線M3を形成した後の外観検査で外観異常が検出されたチップ10N、絶縁膜IS4に開口部69を形成した後の外観検査で外観異常が検出されたチップ10Q、パッド11(バンプ電極71)を形成した後の外観検査で外観異常が検出されたチップ10E、およびそれら以外のチップ10が示されており、チップ10E〜10Qはハッチングを付して示されている。このようにして形成された最終的なウエハマップデータをもとに、プローブ検査装置53(図38参照)においては、薄膜シート2を有するプローブカード(図1および図2参照)を用いたプローブ検査が実施される。それにより、各工程時で外観異常が検出されたチップ10が出荷されてしまうことを防ぐことが可能となる。また、各外観検査時に得られたウエハマップデータを重ね合わせ、最終的なウエハマップデータを作成し、その最終的なウエハマップデータ中で外観異常が検出されていないチップ10に対してのみプローブ検査を実施することにより、プローブ検査に要する時間を短縮することができる。
上記のような本実施の形態2によっても前記実施の形態1と同様の効果を得ることができる。
(実施の形態3)
図47は本実施の形態3の半導体集積回路装置を形成した半導体チップの要部を示す断面図であり、紙面左側の断面は積層配線が形成された領域を示し、紙面右側の断面はボンディングパッド(以降、単にパッドと記す)が形成された領域を示している。
たとえばp型の単結晶Si(シリコン)からなる基板81の主面にはp型ウエル82が形成されており、p型ウエルの素子分離領域には素子分離溝83が形成されている。素子分離溝83は、基板81をエッチングして形成した溝に酸化シリコンなどの絶縁膜84を埋め込んだ構成になっている。
nチャネル型MISFETQnは、主としてゲート酸化膜85、ゲート電極6およびLDD(Lightly Doped Drain)構造のn型半導体領域(ソース、ドレイン)87からなる。ゲート電極6は、たとえばP(リン)がドープされた低抵抗多結晶シリコン膜、WN(窒化タングステン)膜およびW(タングステン)膜を積層した3層の導電性膜によって形成されている。
nチャネル型MISFETの上部には、酸化シリコン膜89が形成されている。この酸化シリコン膜89にはnチャネル型MISFETQnのn型半導体領域(ソース、ドレイン)87に達するコンタクトホールが形成されており、そのコンタクトホールの内部には、たとえばバリアメタル(TiN/Ti)とW膜との積層膜からなるプラグ90が埋め込まれている。
酸化シリコン膜89上には、第1層目の配線91が形成されている。この配線91は、たとえばAlを主成分として含む厚い膜厚のAl合金膜(たとえばCu(銅)およびSiを含む)とこのAl合金膜を挟む薄い膜厚のTi膜およびTiN膜とからなる3層の導電性膜によって形成されている。また、配線91は、上記プラグ90を通じてnチャネル型MISFETQnのn型半導体領域(ソース、ドレイン)87の一方と電気的に接続されている。
配線91の上部には、酸化シリコン膜92が形成されている。この酸化シリコン膜92には配線91に達するコンタクトホールが形成されており、そのコンタクトホールの内部には、上記プラグ90と同様にバリアメタル(TiN/Ti)とW膜との積層膜からなるプラグ93が埋め込まれている。
酸化シリコン膜92上には、配線91と同様の構成の第2層目の配線94が形成されている。この配線94は、上記プラグ93を通じて配線91と電気的に接続されている。
配線94上には、酸化シリコン膜95が形成されている。この酸化シリコン膜95には配線94に達するコンタクトホール96が形成されており、その内部には、上記プラグ90、93と同様にバリアメタル(TiN/Ti)とW膜との積層膜からなるプラグ97が埋め込まれている。
酸化シリコン膜95上には、配線91、94と同様の構成の第3層目の配線98A、98Bが形成されている。積層配線が形成された領域に配置された配線98Aは、プラグ97を通じて配線94と電気的に接続されている。また、配線98Bは、パッドが形成された領域に配置されている。
配線98上には、プラズマ中で形成された酸化シリコン膜99、100が積層されている。積層配線が形成された領域において、酸化シリコン膜99、100には配線98Aに達するコンタクトホール101Aが形成されており、その内部には、上記プラグ90、93、97と同様に、薄い膜厚のバリアメタル(TiN/Ti)と厚い膜厚のW膜との積層膜からなるプラグ102Aが埋め込まれている。一方、パッドが形成された領域では、酸化シリコン膜99、100には配線98Bに達するコンタクトホール101Bが形成されており、その内部にはバリアメタル(TiN/Ti)とW膜との積層膜からなるプラグ102Bが埋め込まれている。
積層配線が形成された領域においては、酸化シリコン膜100上に第4層目の配線103が形成されている。また、プラグ102Bの上部にはパッドBPが形成されている。
上記配線103は、厚い膜厚のAl合金膜とこのAl合金膜を挟む薄い膜厚のTi膜およびTiN膜とからなる3層の導電性膜から形成されている。この配線103は、上記プラグ102Aを通じて配線98Aと電気的に接続されている。また、パッドBPは、3層の導電性膜によって構成された前記配線103と同一の工程で形成された配線を用いて形成される。
第4層目の配線23およびパッドBPの上部には、たとえば酸化シリコン膜104Aと窒化シリコン膜104Bとを積層した2層の絶縁膜によって構成される表面保護膜104が形成されている。また、パッドBPの上部において、この表面保護膜104にはパッドBPに達する開口部105が形成されている。
パッドBPは、開口部105を通じてバンプ電極用下地膜106Aを介してバンプ電極(突起電極)106と接合されている。
次に、上記のように構成された本実施の形態3の半導体集積回路装置の製造方法を説明する。
まず、比抵抗が10Ωcm程度の単結晶シリコンからなる基板81を熱処理して、その主面に薄い酸化シリコン膜(パッド酸化膜)を形成する。次いでこの酸化シリコン膜の上に窒化シリコン膜をCVD(Chemical Vapor Deposition)法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜と酸化シリコン膜とを除去する。酸化シリコン膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ(焼き締め)するときなどに基板に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜は酸化されにくい性質を持つので、その下部(活性領域)の基板表面の酸化を防止するマスクとして利用される。
続いて、上記窒化シリコン膜をマスクにしたドライエッチングで素子分離領域の基板81に、たとえば深さ350nm程度の溝を形成した後、エッチングで溝の内壁に生じたダメージ層を除去するために、基板81を熱処理して溝の内壁に薄い酸化シリコン膜を形成する。
続いて、基板81上に酸化シリコン膜84を堆積した後、この酸化シリコン膜84の膜質を改善するために、基板81を熱処理して酸化シリコン膜84をデンシファイ(焼き締め)する。その後、上記窒化シリコン膜をストッパに用いた化学的機械研磨(Chemical Mechanical Polishing;CMP)法でその酸化シリコン膜84を研磨して溝の内部に残すことにより、表面が平坦化された素子分離溝83を形成する。
続いて、熱リン酸を用いたウェットエッチングで基板81の活性領域上に残った窒化シリコン膜を除去した後、基板81にB(ホウ素)をイオン注入してp型ウエル82を形成する。
続いて、基板81を熱処理することによって、p型ウエル82表面にゲート酸化膜85を形成した後、ゲート酸化膜85の上部にゲート電極86を形成する。ゲート電極86は、たとえばPをドープした低抵抗多結晶シリコン膜、WN(窒化タングステン)膜、およびW(タングステン)膜をこの順で積層した後に、フォトレジスト膜をマスクとしたドライエッチングによりこれらの薄膜をパターニングし形成する。
次に、p型ウエル82にPまたはAs(ヒ素)をイオン注入することよってn−型半導体領域を形成する。続いて、基板1上に、たとえば酸化シリコン膜を堆積した後、その酸化シリコン膜を異方的にエッチングすることにより、ゲート電極86の側壁にサイドウォールスペーサを形成する。次いで、基板81のnチャネル型MISFETQnを形成する領域にPまたはAs(ヒ素)をイオン注入することよって、そのサイドウォールスペーサに対してn+型半導体領域を自己整合的に形成し、LDD構造のn型半導体領域(ソース、ドレイン)87を形成することができる。ここまでの工程により、nチャネル型MISFETQnを形成することができる。
続いて、基板81上に層間絶縁膜となる酸化シリコン膜89を形成した後、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクにしてその酸化シリコン膜89をドライエッチングすることにより、n型半導体領域(ソース、ドレイン)87の上部にコンタクトホールを形成する。次いで、そのコンタクトホール内を含む基板81上に、バリアメタル膜(TiN膜/Ti膜)を形成した後、さらにW膜を堆積し、そのコンタクトホールをW膜で埋め込む。その後、コンタクトホール以外の酸化シリコン膜89上のバリアメタル膜およびW膜を、たとえばCMP法により除去し、プラグ90を形成する。
次に、積層配線が形成される領域に配線91を形成する。配線91は、酸化シリコン膜89の上部にTi膜、Al合金膜およびTiN膜を順次堆積した後、これらの薄膜をエッチングすることにより形成する。
続いて、基板81上に酸化シリコン膜92を形成した後、その酸化シリコン膜92をエッチングしてコンタクトホールを形成する。次いで、そのコンタクトホールの内部を含む酸化シリコン膜92の上部にバリアメタル膜(TiN膜/Ti膜)およびW膜を順次堆積した後、酸化シリコン膜92の上部のバリアメタル膜およびW膜をCMP法により除去し、プラグ93を形成する。
次に、上記配線91を形成した工程と同様の工程により、積層配線が形成される領域にTi膜、Al合金膜およびTiN膜の3層の薄膜からなる配線94を形成する。
続いて、基板1上に酸化シリコン膜95を形成した後、その酸化シリコン膜95をエッチングしてコンタクトホール96を形成する。次いで、プラグ93を形成した工程と同様の工程により、コンタクトホール96内にプラグ97を形成する。
次に、上記配線91、94を形成した工程と同様の工程により、積層配線が形成される領域およびパッドが形成される領域に、それぞれTi膜、Al合金膜およびTiN膜の3層の薄膜からなる配線98Aと配線98Bとを形成した後、プラズマCVD法にて基板81上に高密度プラズマを用いた酸化シリコン膜99を堆積する。続いて、その酸化シリコン膜99上に、高密度プラズマを用いたプラズマCVD法にて酸化シリコン膜100を堆積する。次いで、たとえばCMP法にて酸化シリコン膜100の表面を研磨し、その表面を平坦化する。
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜(図示は省略)をマスクとして酸化シリコン膜100、99をエッチングすることにより、積層配線が形成される領域の配線98Aに達するコンタクトホール101Aを形成し、パッドが形成される領域の配線98Bに達するコンタクトホール101Bを形成する。
次に、コンタクトホール101Aの内部およびコンタクトホール101Bの内部を含む酸化シリコン膜100の上部に、膜厚約10nmのTi膜と膜厚約50nmのTiN膜とからなるバリアメタル膜を堆積する。続いて、このバリアメタル膜の上部に、膜厚約500nmのW膜を堆積する。
次に、コンタクトホール102A、102Bの外部のW膜およびバリアメタル膜CMP法で除去することにより、コンタクトホール101Aの内部にプラグ102Aを形成し、コンタクトホール101Bの内部にプラグ102Bを形成する。
次に、酸化シリコン膜100の上部にTi膜、Al合金膜およびTiN膜を順次堆積し、これらの薄膜からなる積層膜を形成する。続いて、その積層膜をエッチングしパターニングすることによって、積層配線が形成される領域に配線103を形成し、パッドが形成される領域にパッドBPを形成する。
次に、基板81の表面に膜厚200nm程度の酸化シリコン膜104Aおよび膜厚800nm程度の窒化シリコン膜104Bを順次堆積することにより表面保護膜104を形成した後、パッドBP上の窒化シリコン膜104Bおよび酸化シリコン膜104Aをエッチングで除去することにより、平面矩形の開口部105を形成する。
次に、開口部105内を含む表面保護膜104上に、バンプ電極用下地膜106Aを堆積する。このバンプ電極用下地膜106Aは、たとえばTiまたはTiW等のような高融点金属膜の単体膜やTi膜上にNi(ニッケル)膜およびAu膜を下層から順に積み重ねた構造を有する積層膜から形成することができる。続いて、たとえばAuからなる平面矩形のバンプ電極106を形成する。このバンプ電極106は、フォトリソグラフィ技術によって開口部が設けられたフォトレジストパターンをマスクとしためっき法にてAu膜を成膜することで形成することができる。次いで、そのフォトレジスト膜を除去し、さらに下地のバンプ電極106下以外のバンプ電極用下地膜106Aをエッチング除去する。
次に、前記実施の形態1で説明したプローブ検査工程(図39〜図42参照)と同様の工程によって、プローブ検査を実施する。前記実施の形態1でも説明したように、プローブ検査を実施するに当たっては、まず、外観検査装置51(図39参照)により検査対象である基板81の主面の外観を検査する。外観検査装置51による基板81の主面の外観検査時には、前記実施の形態1にて図40を用いて説明したように、各チップ領域内においては、基板81の主面内においてバンプ電極106から、バンプ電極106の短辺の長さより長い距離(第1距離)だけ離れた位置より内側の領域(領域10A(図40参照)に相当)と、それ以外の領域とに分けられる。そして、そのチップ主面内において相対的に内側の領域については、複数の矩形の領域(第2領域)に分割し、それぞれの領域(第2領域)について外観を検査していく。バンプ電極106が配置され、チップ主面内において相対的に内側の領域を取り囲むように配置されている相対的に外側の領域については、たとえば一辺が前記第2領域の一辺より小さい矩形の領域(第1領域)に分割し、それぞれの領域(第1領域)について外観を検査していく。また、前記実施の形態1において図41を用いて説明したパッド11の高さの異常と同様に、本実施の形態3のバンプ電極106についても同様の基準で高さの異常を検査する。外観検査の結果は、前記実施の形態1で図42に示したように、基板81の面内における各チップ領域の配列通りにウエハマップデータ(第1データ)としてまとめられ、ウエハマップデータ中には、外観異常が検出されたチップ領域(第1チップ領域)が配置されている位置(第1位置)とそれ以外のチップ領域が配置されている位置とが記録される。
基板81内のすべてのチップ領域についての外観検査が終わると、上記ウエハマップデータにはさらに基板81を識別する情報が加えられた後にサーバー52(図39参照)に送信され、サーバー52内に蓄積される。その後、基板81がプローブ検査装置53に搬送され、プローブ検査装置53に搬送された基板81に対応するウエハマップデータがサーバー52からサーバー52を介してプローブ検査装置53へ送信される。
プローブ検査装置53においては、前記実施の形態1で説明した薄膜シート2(図6〜図38(図10および図12は除く)参照)を有するプローブカード(図1および図2参照)を用いたプローブ検査が実施される。プローブ検査装置53は、サーバー52から送信されてきたウエハマップデータをもとに基板81に対してプローブ検査を実施する。すなわち、ウエハマップデータ中において外観異常が検出されたチップ領域に対しては、プローブ検査を省略する。その結果、外観異常が検出されたチップ領域に対しては、プローブ7A、7B(図6〜図8参照)をバンプ電極106に接触させる工程を省略できる。
プローブ7A、7Bをバンプ電極106に接触させる際に、基板81の主面に、異物が付着していたり、バンプ電極106に突起部が形成されていたりすると、薄膜シート2が異物または突起部に乗り上げてしまうことによって薄膜シート2が変形してしまうことも懸念され、特に異物または突起部がプローブ7A、7Bの近傍に存在する場合には、プローブ7A、7Bが薄膜シート2の内部にめり込んでしまう不具合の発生も懸念される。また、このように薄膜シート2が破損しない場合でも、薄膜シート2に異物または突起部との接触によるダメージが加わることも懸念される。そこで、ウエハマップデータ中において外観異常が検出されたチップ領域に対しては、プローブ7A、7Bをバンプ電極106に接触させる工程を省略することにより、そのような薄膜シート2の破損またはダメージを未然に防ぐことが可能となる。
その後、基板81を各々のチップへと分割し、本実施の形態3の半導体集積回路装置を製造する。
上記の本実施の形態3では、バンプ電極106を形成し、バンプ電極106を介して実装するチップの例について説明したが、バンプ電極106の代わりにボンディングワイヤを用いて実装する構造としてもよい。その場合には、図48に示すように、開口部105を形成するまでの工程は同様である。その後、上記プローブ検査工程と同様の工程に従ってプローブ検査を実施する。この時、上記プローブ7A、7Bが接触するのはパッドBPである。プローブ検査が終了した後、基板81を各々のチップへと分割し、ボンディングワイヤ(図示は省略)をパッドBPと実装基板(図示は省略)とに接続することによってチップを実装基板へ実装する。
また、上記の本実施の形態3では、配線11、14をAlを主成分として形成したが、図49に示すように、Cu(銅)を主成分として形成してもよい。このような場合には、プラグ90を形成した後、酸化シリコン膜9上に、たとえば窒化シリコン膜からなるエッチングストッパ膜92Aおよび酸化シリコン膜92Bを順次堆積することにより、層間絶縁膜92Cを形成する。
続いて、層間絶縁膜92Cをエッチングして、その底部がプラグ90と接する配線溝91Dを形成する。次いで、配線溝91Dの内部を含む酸化シリコン膜92Bの上部に、たとえば窒化チタン膜からなるバリアメタル膜およびCu膜を順次堆積した後、CMP法により酸化シリコン膜92B上のバリアメタル膜およびCu膜を除去することにより、配線溝91Dの内部に配線91を形成する。なお、Cu膜の代わりに、Cuを80重量パーセント程度以上含む銅合金膜を用いてもよい。
次に、層間絶縁膜92Cの上部に、窒化シリコン膜、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次堆積することにより、層間絶縁膜95Aを形成する。なお、この層間絶縁膜95Aを形成するに当たり、酸化シリコン膜の代わりに誘電率が約4.3以下の低誘電率絶縁膜(たとえばSiOF)を形成してもよい。このような低誘電率絶縁膜を形成することにより、半導体集積回路装置の配線の総合的な誘電率を低減することができるので、配線遅延などの不具合を防ぐことができる。続いて、その層間絶縁膜95Aをエッチングして、その底部が配線91と接するコンタクトホール93Aを形成した後、さらに層間絶縁膜95Aのうち上層の酸化シリコン膜および窒化シリコン膜をエッチングすることにより、配線溝93Bを形成する。
次いで、配線溝93Bおよびコンタクトホール93Aの内部を含む層間絶縁膜95Aの上部に、たとえば窒化チタン膜からなるバリアメタル膜およびCu膜を順次堆積した後、CMP法により層間絶縁膜95A上のバリアメタル膜およびCu膜を除去することにより配線94を形成する。
次に、層間絶縁膜95Aの上部に、窒化シリコン膜および酸化シリコン膜を順次堆積することにより、層間絶縁膜95Bを形成する。なお、この層間絶縁膜95Bを形成するにあたり、酸化シリコン膜の代わりに誘電率が約4.3以下の低誘電率絶縁膜(たとえばSiOF)を形成してもよい。続いて、その層間絶縁膜95Bをエッチングして、その底部が配線94と接するコンタクトホール96を形成する。
次いで、そのコンタクトホール96の内部を含む層間絶縁膜95Bの上部にバリアメタル膜(TiN膜/Ti膜)およびW膜を順次堆積した後、層間絶縁膜95Bの上部のバリアメタル膜およびW膜をCMP法により除去し、プラグ97を形成する。なお、この時、W膜の代わりにCu膜を用いてもよい。
その後の工程は、図47を用いて説明した配線98A、98Bを形成した工程以降と同様であり、バンプ電極106を形成した後に、上記のプローブ検査工程と同様の工程に従ってプローブ検査を実施する。また、バンプ電極106を形成せずに、図48に示した構造と同様に、開口部105下のパッドBPにボンディングワイヤを接続する構造(図50参照)としてもよい。
また、配線98A、98Bは、Cu膜を主導電層として形成してもよい(図51および図52参照)。この場合、酸化シリコン膜99、100を窒化シリコン膜および酸化シリコン膜を下層より積層した積層膜99A、100Aと置き換える。配線98A、98Bは、配線94を形成した工程と同様の工程により、積層膜99Aをエッチングして形成した配線溝98C、98D内にそれぞれ形成することができる。また、プラグ97は、配線98Aの形成時に一括に形成することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、前記実施の形態では、薄膜シートに形成されたプローブをバンプ電極に接触させてプローブ検査を実施する場合について説明したが、バンプ電極を形成する前に、バンプ電極下に配置されるパッドにプローブを接触させてプローブ検査を実施してもよい。
【産業上の利用可能性】
本発明の半導体集積回路装置の製造方法は、たとえば半導体集積回路装置の製造工程におけるプローブ検査工程に広く適用することができる。
Claims (17)
- 以下の工程を含む半導体集積回路装置の製造方法:
(a)半導体集積回路製造工程において、ウエハ工程がほぼ完了し、複数のチップ領域の各々にボンディングパッド上のボンディングパッド開口またはバンプ電極が形成されたウエハを準備する工程;
(b)前記ウエハ上の前記複数のチップ領域の各々において、少なくとも前記ボンディングパッド開口または前記バンプ電極およびその周辺について、外観検査を実行する工程;
(c)前記複数のチップ領域に対して、薄膜プローブを用いてプローブテストを実行する際に、前記外観検査の結果に基づいて、前記複数のチップ領域のうち、前記薄膜プローブを用いて前記プローブテストを実行することが不適当な第1群のチップ領域への前記プローブテストを実行せず、前記第1群に属さない第2群のチップ領域に対して、前記薄膜プローブを用いて前記プローブテストを実行する工程、
ここで、前記(b)工程の外観検査は、以下の下位工程を含む:
(i)第1の精度で、前記ボンディングパッド開口または前記バンプ電極およびその周辺に対して外観検査を実行する工程;
(ii)前記第1の精度よりも粗い第2の精度で、前記ボンディングパッド開口または前記バンプ電極およびその周辺以外の部分に対して外観検査を実行する工程。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記(c)工程の前記プローブテスト中、前記第1群のチップ領域に対しては、前記薄膜プローブの突起針をプローブ用電極としての前記ボンディングパッドまたは前記バンプ電極に接触させない。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記(c)工程の前記プローブテスト中、前記第1群のチップ領域に対しては、前記薄膜プローブの突起針をプローブ用電極としての前記ボンディングパッドまたは前記バンプ電極に、少なくとも電気的な測定が可能な程度までは接触させない。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記(b)工程の前記外観検査は、前記(c)工程の前記プローブテストの際に、前記ウエハ上の異物または異常パターンが前記薄膜プローブにダメージを与えるか否かを光学的に検査する工程を含む。 - 請求項2記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、バンプ電極である。 - 請求項2記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、ボンディングパッドである。 - 請求項5記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、金を主要な成分とするバンプ電極である。 - 請求項2記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、アルミニウムを主要な成分とするボンディングパッドである。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記ボンディングパッドまたは前記バンプ電極よりも下層の相互配線層の少なくとも一部は、銅を主成分とする配線材料で構成された埋め込み配線である。 - 以下の工程を含む半導体集積回路装置の製造方法:
(a)半導体集積回路製造工程において、ウエハ工程がほぼ完了し、複数のチップ領域の各々にプローブ用電極が形成されたウエハを準備する工程;
(b)前記ウエハ上の前記複数のチップ領域の各々において、少なくとも前記プローブ用電極およびその周辺について、外観検査を実行する工程;
(c)前記複数のチップ領域に対して、薄膜プローブを用いてプローブテストを実行する際に、前記外観検査の結果に基づいて、前記複数のチップ領域のうち、前記薄膜プローブを用いて前記プローブテストを実行することが不適当な第1群のチップ領域への前記プローブテストを実行せず、且つ、前記薄膜プローブの突起針を前記プローブ用電極に接触させず、一方、前記第1群に属さない第2群のチップ領域に対して、前記薄膜プローブを用いて前記プローブテストを実行する工程、
ここで、前記(b)工程の外観検査は、以下の下位工程を含む:
(i)第1の精度で、前記プローブ用電極およびその周辺に対して外観検査を実行する工程;
(ii)前記第1の精度よりも粗い第2の精度で、前記プローブ用電極およびその周辺以外の部分に対して外観検査を実行する工程。 - 請求項10記載の半導体集積回路装置の製造方法において、
前記(b)工程の前記外観検査は、前記(c)工程の前記プローブテストの際に、前記ウエハ上の異物または異常パターンが前記薄膜プローブにダメージを与えるか否かを光学的に検査する工程を含む。 - 請求項10記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、バンプ電極である。 - 請求項10記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、ボンディングパッドである。 - 請求項10記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、金を主要な成分とするバンプ電極である。 - 請求項10記載の半導体集積回路装置の製造方法において、
前記プローブ用電極は、アルミニウムを主要な成分とするボンディングパッドである。 - 請求項10記載の半導体集積回路装置の製造方法において、
前記プローブ用電極よりも下層の相互配線層の少なくとも一部は、銅を主成分とする配線材料で構成された埋め込み配線である。 - 以下の工程を含む半導体集積回路装置の製造方法:
(a)半導体集積回路製造工程において、ウエハ工程がほぼ完了し、複数のチップ領域の各々に金を主要な成分とする金バンプ電極が形成されたウエハを準備する工程;
(b)前記ウエハ上の前記複数のチップ領域の各々において、少なくとも前記金バンプ電極およびその周辺について、外観検査を実行する工程;
(c)前記複数のチップ領域に対して、薄膜プローブを用いてプローブテストを実行する際に、前記外観検査の結果に基づいて、前記複数のチップ領域の内、前記薄膜プローブを用いて前記プローブテストを実行することが不適当な第1群のチップ領域への前記プローブテストを実行せず、且つ、前記薄膜プローブの突起針を前記金バンプ電極に少なくとも電気的な測定が可能な程度までは接触させず、一方、前記第1群に属さない第2群のチップ領域に対して、前記薄膜プローブを用いて前記プローブテストを実行する工程、
ここで、前記(b)工程の外観検査は、以下の下位工程を含む:
(i)第1の精度で、前記金バンプ電極およびその周辺に対して外観検査を実行する工程;
(ii)前記第1の精度よりも粗い第2の精度で、前記金バンプ電極およびその周辺以外の部分に対して外観検査を実行する工程。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2004/008414 WO2005122238A1 (ja) | 2004-06-09 | 2004-06-09 | 半導体集積回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2005122238A1 JPWO2005122238A1 (ja) | 2008-04-10 |
JP4372785B2 true JP4372785B2 (ja) | 2009-11-25 |
Family
ID=35503370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006514393A Expired - Fee Related JP4372785B2 (ja) | 2004-06-09 | 2004-06-09 | 半導体集積回路装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7544522B2 (ja) |
JP (1) | JP4372785B2 (ja) |
CN (1) | CN100499056C (ja) |
WO (1) | WO2005122238A1 (ja) |
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-
2004
- 2004-06-09 JP JP2006514393A patent/JP4372785B2/ja not_active Expired - Fee Related
- 2004-06-09 CN CNB2004800432692A patent/CN100499056C/zh not_active Expired - Fee Related
- 2004-06-09 WO PCT/JP2004/008414 patent/WO2005122238A1/ja active Application Filing
- 2004-06-09 US US11/628,776 patent/US7544522B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR102620433B1 (ko) | 2016-09-30 | 2024-01-03 | 세메스 주식회사 | 웨이퍼 맵의 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
CN101095221A (zh) | 2007-12-26 |
US7544522B2 (en) | 2009-06-09 |
US20070231936A1 (en) | 2007-10-04 |
CN100499056C (zh) | 2009-06-10 |
WO2005122238A1 (ja) | 2005-12-22 |
JPWO2005122238A1 (ja) | 2008-04-10 |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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