JP4656887B2

JP4656887B2 - 半導体装置の検査方法

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Description

本発明は、半導体装置の検査方法に係り、特に検査効率の向上し得る半導体装置の検査方法に関する。

半導体ウェハ上に半導体チップを完成した段階においては、半導体チップが正常に動作し得るか否かを確認するための検査が行われる。かかる検査はプローブテストと称される。プローブテストは、半導体検査装置に接続されたプローブの針を、半導体チップのボンディングパッドに接続することにより行われる。

半導体装置を組み立てた後に行われるファイナルテストで歩留りが低下してしまうのを防止すべく、全ての半導体チップに対してプローブテストが行われていた。

近時では、８〜１２インチの大口径の半導体ウェハが主流になりつつある。このような大口径の半導体ウェハに、例えば２．５ｍｍ×２．５ｍｍ程度の比較的小さい半導体チップを形成する場合には、１枚の半導体ウェハに５０００個以上の半導体チップが形成されることとなる。

プローブテストを行うのに要する時間が１チップ当たり３秒の場合には、１枚の半導体ウェハを検査するのに約４．１時間を要してしまう。１ロットの半導体ウェハの枚数が２５枚の場合には、１ロット分の半導体ウェハを検査するのに４．３日を要してしまう。

半導体装置の低コスト化を実現するためには、プローブテストに要する時間を短縮することが極めて重要である。

特許文献１、２には、プローブテストに要する時間を短縮する方法が提案されている。
特開平１０−２４２２２４号公報特開昭６１−２３７４４３号公報

しかしながら、特許文献１、２に記載されている方法では、プローブテストに要する時間を飛躍的に短縮することはできなかった。

本発明の目的は、検査時間の飛躍的な短縮を実現し得る半導体装置の検査方法を提供することにある。

本発明の一観点によれば、複数の半導体ウェハのそれぞれについて複数の半導体チップを形成する第１の工程と、前記第１の工程の後に、前記半導体ウェハの表面に付着している異物の数をそれぞれ検査する第２の工程と、前記第２の工程の後に、前記複数の半導体ウェハのうちの一の前記半導体ウェハのサンプリング領域内に存在する複数の前記半導体チップについて、プローブテストをそれぞれ行う第３の工程と、前記サンプリング領域内に存在する前記複数の半導体チップの歩留りを算出する第４の工程とを有し、前記第４の工程において算出された前記複数の半導体チップの歩留りが基準値以上の場合には、前記一の半導体ウェハの前記サンプリング領域外に存在する複数の前記半導体チップ、及び、前記一の半導体ウェハと同じロットで形成された他の複数の前記半導体ウェハについてプローブテストを行わず、前記第２の工程において検出された前記異物の数が所定値より多い前記半導体ウェハについては、前記第３の工程以降の工程を経ることなく、前記半導体ウェハに形成されているすべての半導体チップについてプローブテストを行い、前記第２の工程において検出された前記異物の数が前記所定値より多くない前記半導体ウェハについては、前記第３の工程に移行することを特徴とする半導体装置の検査方法が提供される。

本発明によれば、複数の半導体ウェハのうちの一の半導体ウェハのサンプリング領域内に存在する複数の半導体チップについてプローブテストをそれぞれ行い、サンプリング領域内に存在する半導体チップの歩留りが基準値以上の場合には、一の半導体ウェハのサンプリング領域外に存在する他の半導体チップ、及び、一の半導体ウェハと同じロットで形成された他の半導体ウェハについてプローブテストを行わないため、検査効率の飛躍的な向上を実現することができる。

［一実施形態］
本発明の一実施形態による半導体装置の製造方法を図１乃至図８を用いて説明する。図１は、本実施形態による半導体装置の製造方法を示すフローチャートである。

まず、本実施形態による半導体装置の製造方法を適用する際の前提条件について説明する。

本実施形態による半導体装置の製造方法が適用される前提条件は、半導体チップを製造する際のプロセスが非常に安定しており、所定のサンプリング領域（検査領域）内の半導体チップを検査した際における製造歩留りの平均値ｍが例えば非常に高くなっており、しかも、所定のサンプリング領域を検査した際における半導体チップの製造歩留りのばらつき、即ち、半導体チップの製造歩留りの標準偏差σが非常に小さくなっている場合である。例えば、所定のサンプリング領域内に存在する半導体チップの歩留りの平均値ｍが９５％以上であって、標準偏差σが２％以下の半導体装置を製造する際に、本実施形態による半導体装置の製造方法を適用する。ｍの値が９５％、σの値が２％の場合には、（ｍ−２σ）の値は９１％である。（ｍ−２σ）の値が例えば９０％を下回るような半導体装置について本発明を適用した場合には、ファイナルテストにおいて歩留りの低下が生じ、損益分岐点を下回る可能性があるため、あまり好ましくない。

半導体チップの製造歩留りの平均値ｍが比較的高い場合であっても、半導体チップの製造歩留りの標準偏差σが比較的大きい場合には、半導体装置の組立てが完了した後に行われるファイナルテスト（ＦＴ）において不良品が多く検出されることになり、却って製造コストの増大を招くこととなる。従って、半導体チップの製造歩留りの平均値ｍが非常に高くなっているのみならず、半導体チップの製造歩留りの標準偏差σも非常に小さくなっていることが重要である。

次に、本実施形態による半導体装置の製造方法について図１乃至図８を用いて説明する。

まず、半導体ウェハ上に複数の半導体チップを形成する（ステップＳ１）。半導体装置を製造する際における１ロットの半導体ウェハの枚数は、例えば４８枚とする。

次に、１ロット分の半導体ウェハについて、半導体ウェハの表面に付着している異物の検査を行う（ステップＳ２）。半導体ウェハの表面に付着している異物を検査する際には、例えば、ケーエルエー・テンコール（ＫＬＡ−Ｔｅｎｃｏｒ）株式会社製の表面異物検査装置を用いる。この際、パターンの異常が存在するか否かについても検査する。そして、半導体ウェハの表面に付着している異物の数が所定値以下か否かを判断する（ステップＳ３）。

次に、表面に付着している異物の数が所定値より少ない半導体ウェハについて、抜き取り検査を行う（ステップＳ４）。１ロットが４８枚の半導体ウェハから成る場合には、例えば、ウェハ番号が１番の半導体ウェハ、ウェハ番号が１１番の半導体ウェハ、ウェハ番号が２１番の半導体ウェハ、ウェハ番号が３１番の半導体ウェハ、及び、ウェハ番号が４１番の半導体ウェハが、抜き取り検査の対象となる。抜き取り検査を行う際には、所定のサンプリング領域内に形成されている複数の半導体チップについて、プローブテスト（ＰＴ）を行う。プローブテストとは、半導体チップが半導体ウェハ上に完成している段階で、半導体チップが正常に動作し得るか否かを確認するための検査である。半導体検査装置に接続されたプローブの針を、半導体チップのボンディングパッドに接続することにより、プローブテストが行われる。

図２は、抜き取り検査を行う際におけるサンプリング領域を示す平面図である。

図２に示すようには、半導体ウェハ１０上には半導体チップ１２が多数形成されている。図２において半導体チップ１２は＊印を用いて表されている。

サンプリング領域は、半導体ウェハ１０の周縁部の部分領域１４ａ、１４ｂ、半導体ウェハ１０の周縁部と中央部との間の部分領域１４ｃ〜１４ｆ、及び、半導体ウェハ１０の中央部の部分領域１４ｇにより構成されている。

半導体ウェハ１０の紙面上側に位置する部分領域１４ａには、例えば８個の半導体チップ１４が形成されている。また、半導体ウェハ１０の紙面下側に位置する部分領域１４ｂには、例えば８個の半導体チップ１４が形成されている。

部分領域１４ｃ〜１４ｆは、Ｌ字状に形成されている。半導体ウェハ１０の第１象限内に位置する部分領域１４ｃには、例えば２８個の半導体チップ１４が形成されている。半導体ウェハ１０の第２象限内に位置する部分領域１４ｄには、例えば２８個の半導体チップ１４が形成されている。半導体ウェハ１０の第３象限内に位置する部分領域１４ｅには、例えば２８個の半導体チップ１４が形成されている。半導体ウェハ１０の第４象限内に位置する部分領域１４ｆには、例えば２８個の半導体チップ１４が形成されている。

図３は、レチクルを用いて露光した際における１ショットの露光範囲とサンプリング領域との関係を示す平面図である。

半導体チップのパターンを露光する際に用いられるレチクルには、例えば５×５個の半導体チップのパターンが形成されている。各々のＬ字状の部分領域１４ｃ〜１４ｆは、レチクルを用いて露光した際における１ショットの露光範囲１６の縁部を含むように配されている。換言すれば、各々のＬ字状の部分領域１４ｃ〜１４ｆは、レチクルの縁部に位置する半導体チップのパターンが露光される領域を含むように配されている。

部分領域１４ｇは、半導体ウェハ１０の中心部に位置している。部分領域１４ｇ内には、例えば９個の半導体チップ１２が形成されている。

第１の部分領域１４ａ、１４ｂと第２の部分領域１４ｃ〜１４ｆと第３の部分領域１４ｇとから成るサンプリング領域１４に形成されている半導体チップ１２の総数は、例えば１３７個となっている。

サンプリング領域１４を図２及び図３に示すように設定しているのは、以下のような理由によるものである。

例えば、図４に示すように、不良の半導体チップ１２が円状（ドーナツ状）に分布する場合がある。図４は、半導体チップの不良の分布を示す平面図（その１）である。図４において、不良の半導体チップ１２は、”Ｅ”を用いて表されている。不良の半導体チップ１２がこのように分布するのは、半導体ウェハ１０上に形成された層間絶縁膜（図示せず）をＣＭＰ法により研磨する際に、層間絶縁膜の膜厚がドーナツ状に分布するためと考えられる。このような不良の態様を、ここでは不良モードＡと称することとする。このような不良モードが生じた場合には、Ｌ字状のサンプリング領域１４ｃ〜１４ｆ内に存在している半導体チップ１２のうちのいくつかが不良と判断される。

また、図５に示すように、不良の半導体チップ１２が半導体ウェハ１０の中央部に集中する場合がある。図５は、半導体チップの不良の分布を示す平面図（その２）である。図５において、不良の半導体チップ１２は”Ｅ”を用いて表されている。不良の半導体チップ１２がこのように半導体ウェハ１０の中央部に集中するのは、プラズマエッチングを行う際のチャージアップに起因してゲート絶縁膜にダメージが加わるためと考えられる。このような不良の態様を、ここでは不良モードＢと称することとする。このような不良モードが生じた場合には、サンプリング領域１４ｇ内に存在している半導体チップ１２の多くが不良と判断される。

また、図６に示すように、レチクルを用いて露光する際に不具合が生じた場合には、レチクルを用いて露光した際における１ショットの露光領域の縁部において、半導体チップ１２の不良が顕著に現れる。図６は、半導体チップの不良の分布を示す平面図（その３）である。図６において、不良の半導体チップ１２は”Ｅ”を用いて表されている。このような不良の態様を、ここでは不良モードＣと称することとする。Ｌ字状のサンプリング領域１４ｃ〜１４ｆは、レチクルの縁部に位置する半導体チップのパターンが露光される領域を含むように配されているため、このような不良モードが生じた場合には、Ｌ字状のサンプリング領域１４ｃ〜１４ｆ内に存在している半導体チップ１２のうちのいくつかが不良と判断される。

また、パターニングを行う際に用いられるフォトレジスト膜は、スピンコート法により形成されるため、フォトレジスト膜の膜厚は、半導体ウェハ１０の中心部より半導体ウェハ１０の周縁部において厚くなる。このため、半導体ウェハ１０の縁部では、フォトレジスト膜が半導体ウェハ１０の縁部で厚くなってしまうことに起因する不良が発生しやすい。このような不良の態様を、ここでは不良モードＤと称することとする。このような不良モードが生じた場合には、サンプリング領域１４ａ、１４ｂ内に存在している半導体チップ１２のうちのいいくつかが不良と判断される。

また、図７に示すように、半導体ウェハ１０に対して帯状に不良が生じる場合がある。図７においては、不良の半導体チップ１２は”Ｅ”を用いて表されている。図７は、半導体チップの不良の分布を示す平面図（その４）である。このような不良の態様を、ここでは不良モードＥと称することとする。この場合には、主として、サンプリング領域１４ｃ〜１４ｆ内に存在している半導体チップ１２のいくつかが不良と判断される。

このように、サンプリング領域１２ａ〜１２ｇは、製造プロセス上の不具合による半導体チップ１２の不良が顕在化しやすい領域に配されている。半導体チップ１２の不良が顕在化しやすい箇所にサンプリング領域１４ａ〜１４ｇが配されているため、サンプリング領域１４ａ〜１４ｇ内に存在している半導体チップ１２の歩留りが比較的高い場合には、他の半導体チップ１２も高い歩留りで形成されていると考えることができる。

なお、半導体チップの不良は１つの不良モードのみに起因するとは限らない。図８は、半導体チップの不良の分布を示す平面図（その５）である。図８において、”２”、”３”、”Ｄ”、”Ｅ”及び”Ｇ”は、不良の種別を示している。

次に、サンプリング領域１４ａ〜１４ｇ内に存在している半導体チップ１２の歩留りを算出し、算出された歩留りが基準値以上か否かを判断する（ステップＳ５）。基準値は、例えば（ｍ−２σ）とする。ｍは、サンプリング領域１４内に形成される半導体チップ１２の歩留りの平均値である。また、σは、サンプリング領域１４内に形成される半導体チップ１２の歩留りの標準偏差である。ただし、（ｍ−２σ）の値が比較的小さい場合には、基準値を適宜設定してもよい。

なお、基準値を（ｍ−２σ）とするのは、製造ラインの習熟度を示す指標としての経験則と実績（同一品種で５０ロット以上の歩留りのトレンド）とによるものである。（ｍ−２σ）の値が例えば９０％以上になると、突発性の異常ロットが極端に減少し、本発明の効果が顕著となる。

ｍの値が例えば９５．７％であり、２σの値が例えば２．７６％である場合、（ｍ−２σ）の値は９２．９％となる。この場合、（ｍ−２σ）の値は必ずしも高いとはいえないため、ファイナルテストにおいて歩留りの低下を招く虞があると考えられる。即ち、（ｍ−２σ）の値が所定値未満である場合には、ファイナルテストにおいて歩留りの低下を招く虞があると考えられる、従って、この場合には、所定値を基準値とする。所定値は、例えば９５％とする。

また、ｍの値が例えば９８％であり、２σの値が例えば１％である場合、（ｍ−２σ）の値は９７％となる。この場合、（ｍ−２σ）の値は十分に高いといえるため、ファイナルテストにおいて歩留りの低下を招く可能性は極めて小さいと考えられる。即ち、（ｍ−２σ）の値が所定値以上であるため、ファイナルテストにおいて歩留りの低下を招く可能性は極めて小さいと考えられる。従って、この場合には、基準値を（ｍ−２σ）に設定する。

サンプリング領域１４ａ〜１４ｇ内に存在している半導体チップ１２の歩留りが、基準値以上の場合には、同じロットで形成されたウェハ番号が２〜１０番の半導体ウェハ１０については、プローブテストを行わないこととする（ステップＳ６）。半導体チップ１２の不良が顕在化しやすい領域１４ａ〜１４ｇにおいて極めて高い歩留りが得られているため、同じロットで製造された他の半導体ウェハ１０の半導体チップ１２も極めて高い歩留りで製造されていると考えられるためである。

一方、サンプリング領域１４ａ〜１４ｇ内の半導体チップ１２の歩留りが基準値未満の場合には、その半導体ウェハ１０に形成されている他の全ての半導体チップ１２についてプローブテストを行うとともに、同じロットで形成されたウェハ番号が２〜９番の半導体ウェハ１０についても、すべての半導体チップ１２についてプローブテストを行う。サンプリング領域１４ａ〜１４ｇ内の半導体チップ１２の歩留りが基準値未満の場合には、上記の不良モードＡ〜Ｅのうちのいずれかの不良モードが生じていると考えられるためである。

次に、ウェハ番号が例えば１１番の半導体ウェハ１０について抜き取り検査を行う（ステップＳ４）。

次に、サンプリング領域１４ａ〜１４ｇ内に存在する半導体チップ１２の歩留りが基準値以上か否かを判断する（ステップＳ５）。サンプリング領域１４ａ〜１４ｇ内に存在する半導体チップ１２の歩留りが基準値以上の場合には、上記と同様に、同じロットで形成されたウェハ番号が１２〜２０番の半導体ウェハについてプローブテストを行わない（ステップＳ６）。

一方、サンプリング領域１４ａ〜１４ｇ内に存在する半導体チップ１２の歩留りが基準値未満の場合には、ウェハ番号が１１番の半導体ウェハ１０に形成されている全ての半導体チップ１２についてプローブテストを行う。更に、同じロットで形成されたウェハ番号が１２〜２０番の半導体ウェハ１０についても、これらの半導体ウェハ１０に形成されている全ての半導体チップ１２についてプローブテストを行う（ステップＳ７）。

次に、ウェハ番号が例えば２１番の半導体ウェハ１０について抜き取り検査を行う（ステップＳ４）。

次に、サンプリング領域１４ａ〜１４ｇ内に存在する半導体チップ１２の歩留りが基準値以上か否かを判断する（ステップＳ５）。サンプリング領域１４ａ〜１４ｇ内に存在する半導体チップ１２の歩留りが基準値以上の場合には、上記と同様に、ウェハ番号が２２〜３０番の半導体ウェハについてプローブテストを行わない（ステップＳ６）。

一方、サンプリング領域１４ａ〜１４ｇ内に存在する半導体チップ１２の歩留りが基準値未満の場合には、ウェハ番号が２１番の半導体ウェハ１０に形成されている全ての半導体チップ１２についてプローブテストを行う。更に、同じロットで形成されたウェハ番号が２２〜３０番の半導体ウェハ１０についても、これらの半導体ウェハ１０に形成されている全ての半導体チップ１２についてプローブテストを行う（ステップＳ７）。

次に、ウェハ番号が例えば３１番の半導体ウェハ１０について抜き取り検査を行う（ステップＳ４）。

次に、サンプリング領域１４ａ〜１４ｇ内に存在する半導体チップ１２の歩留りが基準値以上か否かを判断する（ステップＳ５）。サンプリング領域１４ａ〜１４ｇ内に存在する半導体チップ１２の歩留りが基準値以上の場合には、上記と同様に、同じロットで形成されたウェハ番号が３２〜４０番の半導体ウェハについてプローブテストを行わない（ステップＳ６）。

一方、サンプリング領域１４ａ〜１４ｇ内に存在する半導体チップ１２の歩留りが基準値未満の場合には、ウェハ番号が３１番の半導体ウェハ１０に形成されている全ての半導体チップ１２についてプローブテストを行う。更に、同じロットで形成されたウェハ番号が３２〜４０番の半導体ウェハ１０についても、これらの半導体ウェハ１０に形成されている全ての半導体チップ１２についてプローブテストを行う（ステップＳ７）。

次に、ウェハ番号が例えば４１番の半導体ウェハ１０について抜き取り検査を行う（ステップＳ４）。

次に、サンプリング領域１４ａ〜１４ｇ内に存在する半導体チップ１２の歩留りが基準値以上か否かを判断する（ステップＳ５）。サンプリング領域１４ａ〜１４ｇ内に存在する半導体チップ１２の歩留りが基準値以上の場合には、上記と同様に、同じロットで形成されたウェハ番号が４２〜４８番の半導体ウェハについてプローブテストを行わない（ステップＳ６）。

一方、サンプリング領域１４ａ〜１４ｇ内に存在する半導体チップ１２の歩留りが基準値未満の場合には、ウェハ番号が４１番の半導体ウェハ１０に形成されている全ての半導体チップ１２についてプローブテストを行う。更に、同じロットで形成されたウェハ番号が４２〜４８番の半導体ウェハ１０についても、これらの半導体ウェハ１０に形成されている全ての半導体チップ１２についてプローブテストを行う（ステップＳ７）。

また、表面に付着している異物の数が基準値より多かった半導体ウェハ１０についても、その半導体ウェハ１０に形成されているすべての半導体チップ１２についてプローブテストを行う（ステップＳ７）。

こうして、プローブテストが終了する。

（評価結果）
次に、本実施形態による半導体装置の製造方法の評価結果について説明する。

半導体チップ１２の歩留りの平均値ｍが９５．７％であり、半導体チップ１２の歩留りの標準偏差σが１．１３５％（２σ＝２．２７％）の半導体装置に対して、本実施形態による半導体装置の製造方法を適用した。半導体ウェハ１０のサイズは、８インチとした。

検査時間は、従来の４０分の１〜６０分の１程度に短縮することができた。

また、ファイナルテストにおいて歩留りが低下することもなかった。

このことから、本実施形態によれば、ファイナルテストにおける歩留りの低下を防止しつつ、検査効率を向上し得ることが分かる。

本実施形態による半導体装置の製造方法は、所定のサンプリング領域１４内に存在する半導体チップ１２についてプローブテストを行い、所定のサンプリング領域１４内に存在する半導体チップ１２の歩留りが基準値以上の場合には、当該半導体ウェハ１０に形成されている他の半導体チップ１２のプローブテストを行わず、更に、他の半導体ウェハ１０に形成されている半導体チップ１２のプローブテストを行わないことに主な特徴がある。

本実施形態によれば、サンプリング領域１４ａ〜１４ｇを半導体チップ１２の不良が顕在化しやすい箇所に配しているため、サンプリング領域１４ａ〜１４ｇ内に存在する半導体チップ１２についてプローブテストを行うことにより、サンプリング領域１４ａ〜１４ｇ以外の領域の半導体チップ１２についてプローブテストを行う必要があるか否か判断することができる。しかも、製造プロセスが非常に安定しており、製造歩留りの平均値が非常に高く、製造歩留りの標準偏差が非常に小さい半導体装置を製造するため、同じロットで形成された他の半導体ウェハ１０の半導体チップ１２についても、プローブテストを行う必要があるか否かを判断することができる。このため、本実施形態によれば、検査効率の飛躍的な向上を実現することができ、ひいては半導体装置の低コスト化を実現することができる。

（変形例）
次に、本実施形態による半導体装置の製造方法の変形例を図９を用いて説明する。図９は、本変形例による半導体装置の製造方法におけるサンプリング領域を示す平面図である。

図９に示すように、本変形例によるサンプリング領域は、半導体ウェハ１０の縁部の領域である第１の部分領域１４ｈ〜１４ｋと、半導体ウェハ１０の中心部と縁部との間の領域である第２の部分領域１４ｌ〜１４ｏとにより構成されている。

サンプリング領域１４ｈ、１４ｌは半導体ウェハ１０の第１象限に配されており、サンプリング領域１４ｉ、１４ｍは半導体ウェハ１０の第２象限に配されている。サンプリング領域１４ｊ、１４ｎは半導体ウェハ１０の第３象限に配されており、サンプリング領域１４ｋ、１４ｏは半導体ウェハ１０の第４象限に配されている。

サンプリング領域１４ｌ〜１４ｏは、レチクルを用いて露光する際における１ショットの露光領域の縁部を含んでいる。

プラズマエッチングを行う際にチャージアップに起因するゲート絶縁膜のダメージが生じにくい場合には、本変形例のように、半導体ウェハ１０の中心部にサンプリング領域を形成することを要しない。なお、チャージアップに起因するゲート絶縁膜のダメージが生じる虞がある場合には、半導体ウェハ１０の中心部に更にサンプリング領域を配してもよい。

このように、半導体チップ１２の不良が顕在化しやすい箇所にサンプリング領域１４を適宜設定すればよい。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、サンプリング領域１４内の半導体チップ１２の歩留りが基準値（ｍ−２σ）以上である場合に、他の半導体チップ１２のプローブテストを行わないこととしたが、基準値は（ｍ−２σ）に限定されるものではなく、適宜設定すればよい。例えば、基準値を（ｍ−３σ）としてもよい。

また、上記実施形態では、（ｍ−２σ）が９５％（所定値）未満の場合に、所定値を基準値とする場合を例に説明したが、所定値は９５％に限定されるものではない。例えば、所定値を９５％以上に設定してもよい。

また、上記実施形態では、サンプリング領域１４内における半導体チップ１２の歩留りの平均値ｍが９５％以上の場合を例に説明したが、サンプリング領域１４内における半導体チップ１２の歩留りの平均値ｍは９５％以上に限定されるものではない。但し、サンプリング領域１４内における半導体チップ１２の歩留りの平均値ｍが比較的低い場合には、ファイナルテストにおいて不良品が検出される可能性が高くなり、却ってコストアップを招くこととなる。従って、半導体装置の低コスト化を図る上では、サンプリング領域１４内における半導体チップ１２の歩留りの平均値ｍが比較的高い場合の方が有利である。

本発明の一実施形態による半導体装置の製造方法を示すフローチャートである。抜き取り検査を行う際におけるサンプリング領域を示す平面図である。レチクルを用いて露光した際における１ショットの露光範囲とサンプリング領域との関係を示す平面図である。半導体チップの不良の分布を示す平面図（その１）である。半導体チップの不良の分布を示す平面図（その２）である。半導体チップの不良の分布を示す平面図（その３）である。半導体チップの不良の分布を示す平面図（その４）である。半導体チップの不良の分布を示す平面図（その５）である。本発明の一実施形態の変形例による半導体装置の製造方法におけるサンプリング領域を示す平面図である。

符号の説明

１０…半導体ウェハ
１２…半導体チップ
１４…サンプリング領域
１６…１ショットの露光範囲

Claims

複数の半導体ウェハのそれぞれについて複数の半導体チップを形成する第１の工程と、
前記第１の工程の後に、前記半導体ウェハの表面に付着している異物の数をそれぞれ検査する第２の工程と、
前記第２の工程の後に、前記複数の半導体ウェハのうちの一の前記半導体ウェハのサンプリング領域内に存在する複数の前記半導体チップについて、プローブテストをそれぞれ行う第３の工程と、
前記サンプリング領域内に存在する前記複数の半導体チップの歩留りを算出する第４の工程とを有し、
前記第４の工程において算出された前記複数の半導体チップの歩留りが基準値以上の場合には、前記一の半導体ウェハの前記サンプリング領域外に存在する複数の前記半導体チップ、及び、前記一の半導体ウェハと同じロットで形成された他の複数の前記半導体ウェハについてプローブテストを行わず、
前記第２の工程において検出された前記異物の数が所定値より多い前記半導体ウェハについては、前記第３の工程以降の工程を経ることなく、前記半導体ウェハに形成されているすべての半導体チップについてプローブテストを行い、
前記第２の工程において検出された前記異物の数が前記所定値より多くない前記半導体ウェハについては、前記第３の工程に移行する
ことを特徴とする半導体装置の検査方法。
請求項１記載の半導体装置の検査方法において、
複数の前記サンプリング領域内の前記複数の半導体チップの歩留りの平均値をｍ、前記複数の前記サンプリング領域内の前記複数の半導体チップの歩留りの標準偏差をσとしたとき、ｍ−２σの値が所定値以上である場合には、ｍ−２σの値を前記基準値とし、ｍ−２σの値が前記所定値未満である場合には、前記所定値を前記基準値とする
ことを特徴とする半導体装置の検査方法。
請求項１又は２記載の半導体装置の検査方法において、
前記第１の工程は、複数の前記半導体チップのパターンが形成されたレチクルを用いて、前記パターンを順次露光する工程を含み、
前記サンプリング領域は、前記レチクルの縁部に位置する前記半導体チップの前記パターンが露光される第１の部分領域を含む
ことを特徴とする半導体装置の検査方法。
請求項３記載の半導体装置の検査方法において、
前記第１の部分領域は、前記半導体ウェハの中心部と縁部との間に位置するＬ字状の領域である
ことを特徴とする半導体装置の検査方法。
請求項３又は４記載の半導体装置の検査方法において、
前記サンプリング領域は、前記半導体ウェハの中心部に位置する第２の部分領域を含む
ことを特徴とする半導体装置の検査方法。
請求項３乃至５のいずれか１項に記載の半導体装置の検査方法において、
前記サンプリング領域は、前記半導体ウェハの縁部に位置する第３の部分領域を含む
ことを特徴とする半導体装置の検査方法。