JPH0344949A - ウェハテスト方法 - Google Patents
ウェハテスト方法Info
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- JPH0344949A JPH0344949A JP18096089A JP18096089A JPH0344949A JP H0344949 A JPH0344949 A JP H0344949A JP 18096089 A JP18096089 A JP 18096089A JP 18096089 A JP18096089 A JP 18096089A JP H0344949 A JPH0344949 A JP H0344949A
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- test
- wafer
- wafers
- chips
- chip
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- Pending
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- 238000012360 testing method Methods 0.000 title claims abstract description 76
- 235000012431 wafers Nutrition 0.000 claims abstract description 71
- 238000010998 test method Methods 0.000 claims description 4
- 238000000034 method Methods 0.000 description 10
- 230000002950 deficient Effects 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Landscapes
- Investigating Or Analyzing Materials By The Use Of Electric Means (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体製品における良品、不良品の区別を行
うために利用されるウェハテスト方法に関するものであ
る。
うために利用されるウェハテスト方法に関するものであ
る。
半導体レーザ、薄膜トランジスタ等の半導体製品におい
ては、ウェハテストを行って出荷時に良品、不良品の判
別を行う必要がある。複数枚のウェハにて構成される１
０ツトについてウェハテストを行う場合、各ウェハの全
チップをテストすることが万全である。ところがこのよ
うなテスト方法では、長時間を要すという難点がある。
ては、ウェハテストを行って出荷時に良品、不良品の判
別を行う必要がある。複数枚のウェハにて構成される１
０ツトについてウェハテストを行う場合、各ウェハの全
チップをテストすることが万全である。ところがこのよ
うなテスト方法では、長時間を要すという難点がある。
そこで、品質の安定性が高く、また良品取れ率が高いよ
うなウェハをテストする場合には、ウェハの中央部のテ
ストを省略してテスト時間の短縮化を図る試みがなされ
ている。第３図は、このようなテスト方法におけるテス
ト対象の領域を示す模式図である。
うなウェハをテストする場合には、ウェハの中央部のテ
ストを省略してテスト時間の短縮化を図る試みがなされ
ている。第３図は、このようなテスト方法におけるテス
ト対象の領域を示す模式図である。
一部のチップのテストを省略する１つのテスト方法では
、第３図（ａ）に示すように、ウェハの周辺領域のチッ
プ（斜線を施したチップ）のみをテストし、すべてが良
品である場合には他のチップについてはテストを行わず
にこのウェハを良品と判定する。また別のテスト方法で
は、第３図（ｂ）に示すように、ウェハの隅角近傍のチ
ップ（斜線を施したチップ）のみをテストし、すべてが
良品である場合には他のチップについてはテストを行わ
ずにこのウェハを良品と判定する。なお、このような方
法では、特定のチップのみをテストするために特殊なプ
ローバを使用している。
、第３図（ａ）に示すように、ウェハの周辺領域のチッ
プ（斜線を施したチップ）のみをテストし、すべてが良
品である場合には他のチップについてはテストを行わず
にこのウェハを良品と判定する。また別のテスト方法で
は、第３図（ｂ）に示すように、ウェハの隅角近傍のチ
ップ（斜線を施したチップ）のみをテストし、すべてが
良品である場合には他のチップについてはテストを行わ
ずにこのウェハを良品と判定する。なお、このような方
法では、特定のチップのみをテストするために特殊なプ
ローバを使用している。
上述したようなテスト方法では、製品品質の安定性を前
提としているので、突発的なプロセス変動に伴う品質の
悪化が発生した場合、これに敏速に対応できないという
問題点がある。またテスト対象のチップの位置を特定す
るために、高性能な特殊プローバが必要であるという問
題点がある。
提としているので、突発的なプロセス変動に伴う品質の
悪化が発生した場合、これに敏速に対応できないという
問題点がある。またテスト対象のチップの位置を特定す
るために、高性能な特殊プローバが必要であるという問
題点がある。
本発明はかかる事情に鑑みてなされたものであり、所定
枚数のウェハについて得られたテスト結果（各チップ毎
の良品、不良品の分布状態）に基づいて、テストが省略
可能であるチップを特定し、このチップについては残り
のウェハにおいてテストを行わないこととすることによ
り、従来方法における問題点を解決して、テスト時間を
短縮できるウェハテスト方法を提供することを目的とす
る。
枚数のウェハについて得られたテスト結果（各チップ毎
の良品、不良品の分布状態）に基づいて、テストが省略
可能であるチップを特定し、このチップについては残り
のウェハにおいてテストを行わないこととすることによ
り、従来方法における問題点を解決して、テスト時間を
短縮できるウェハテスト方法を提供することを目的とす
る。
本発明に係るウェハテスト方法は、所定枚数のウェハに
おいて得られる各チップ毎のテスト結果に応じて、残り
のウェハでは特定のチップのみをテストすることを特徴
とする。
おいて得られる各チップ毎のテスト結果に応じて、残り
のウェハでは特定のチップのみをテストすることを特徴
とする。
（作用〕
本発明のウェハテスト方法にあっては、まず所定枚数の
ウェハの全チップをテストし、各チップ毎のテスト結果
を得る。次に、このテスト結果に応じて、テストを行っ
ていない残りのウェハについて、テストするチップとテ
ストしないチップとを特定する。そうすると、品質の悪
化が突発的に発生しても、この悪化に敏速に対応でき、
正確なテスト結果が得られる。
ウェハの全チップをテストし、各チップ毎のテスト結果
を得る。次に、このテスト結果に応じて、テストを行っ
ていない残りのウェハについて、テストするチップとテ
ストしないチップとを特定する。そうすると、品質の悪
化が突発的に発生しても、この悪化に敏速に対応でき、
正確なテスト結果が得られる。
以下、本発明をその実施例を示す図面に基づいて具体的
に説明する。
に説明する。
第１図は本発明に係るウェハテスト方法（以下本発明方
法という）における全体動作を示すフローチャート、第
２図は本発明方法における１枚のウェハのテスト動作を
示すフローチャートであり、第２図は、第１図における
各ウェハテストのサブルーチンを示している。本実施例
では、１枚あたりＬ個のチップを有するＸ枚のウェハか
らなる１０フトに対してウェハテストを行う場合につい
て説明する。また特許請求の範囲に記した所定枚数をＭ
枚（Ｍ＜Ｘ）とし、各チップに対するテストの項目数を
Ｎ個と設定する。
法という）における全体動作を示すフローチャート、第
２図は本発明方法における１枚のウェハのテスト動作を
示すフローチャートであり、第２図は、第１図における
各ウェハテストのサブルーチンを示している。本実施例
では、１枚あたりＬ個のチップを有するＸ枚のウェハか
らなる１０フトに対してウェハテストを行う場合につい
て説明する。また特許請求の範囲に記した所定枚数をＭ
枚（Ｍ＜Ｘ）とし、各チップに対するテストの項目数を
Ｎ個と設定する。
このような１０フトに対してウェハテストを施す場合、
１枚目からＭ枚目までのウェハについては、Ｌ個全部の
チップについてＮ種のテストを行い、このテスト結果を
各チップ毎にレジスタに保持し、（Ｍ＋１）枚目からＸ
枚目までのウェハについては、この保持したテスト結果
に基づいて選択的にチップのテストを行う。
１枚目からＭ枚目までのウェハについては、Ｌ個全部の
チップについてＮ種のテストを行い、このテスト結果を
各チップ毎にレジスタに保持し、（Ｍ＋１）枚目からＸ
枚目までのウェハについては、この保持したテスト結果
に基づいて選択的にチップのテストを行う。
次に、具体的手順について説明する。
第１図において、Ａ、 ＴＴ、 （ＴＴ）は何れもレジ
スタを示す。レジスタＡはテスト対象のウェハが何枚口
のウェハであるかを示すレジスタであり、測定対象のウ
ェハが替わる度にＯ−Ｘまでの範囲にてｌずつカウント
アツプされる（３２，３４．Ｓ６゜Ｓ８）。レジスター
ＴＴはテスト対象のチップが何番目であるかを示すレジ
スタであり、後述するように、１個のチップに対するテ
スト動作が終了する毎に、Ｏ〜Ｌの範囲にて１ずつカウ
ントアツプされ、１枚のウェハに対する動作が終了する
毎にＯにリセットされる（３４．Ｓ６．Ｓ８）。レジス
タ（ＴＴ）はチップ毎のテスト結果を保持するレジスタ
であって、１〜Ｌの各チップについて１個ずつ設けられ
ており、最初に０にリセットされている（Ｓｌ）。
スタを示す。レジスタＡはテスト対象のウェハが何枚口
のウェハであるかを示すレジスタであり、測定対象のウ
ェハが替わる度にＯ−Ｘまでの範囲にてｌずつカウント
アツプされる（３２，３４．Ｓ６゜Ｓ８）。レジスター
ＴＴはテスト対象のチップが何番目であるかを示すレジ
スタであり、後述するように、１個のチップに対するテ
スト動作が終了する毎に、Ｏ〜Ｌの範囲にて１ずつカウ
ントアツプされ、１枚のウェハに対する動作が終了する
毎にＯにリセットされる（３４．Ｓ６．Ｓ８）。レジス
タ（ＴＴ）はチップ毎のテスト結果を保持するレジスタ
であって、１〜Ｌの各チップについて１個ずつ設けられ
ており、最初に０にリセットされている（Ｓｌ）。
１枚目のウェハに対するテストの開始前に、各レジスタ
（ＴＴ）、 ＴＴをＯにリセットし、Ａを１とする（Ｓ
Ｌ、Ｓ２）。次いで１枚目のウェハに対するテストを行
う （Ｓ３〉。
（ＴＴ）、 ＴＴをＯにリセットし、Ａを１とする（Ｓ
Ｌ、Ｓ２）。次いで１枚目のウェハに対するテストを行
う （Ｓ３〉。
まずレジスタＡの値と所定値Ｍとが比較されてテストウ
ェハがＭ枚を越えたか否かが判定される（ Ｓ １０）
。レジスタＡの値はＭ以下である（ＳＩＯ：ＮＯ）ので
、１番目のチップに対する通常のＮ回のテストを行う（
ＳＬｌ、 １２．１３）。Ｎ回のテストのすべてにおい
て良品と判断された場合（Ｓｌｌ、 １２゜１３：何れ
もＹＥＳ）、そのチップに対応するレジスタ（ＴＴ）に
１を加算する（Ｓ１４）。Ｎ回のテストの少なくとも１
回のテストにおいて不良品と判断された場合（Ｓｌｌ、
１２．１３：少なくとも１つがＮｏ）、そのチップに
対応するレジスタ（ＴＴ）をＯとする（Ｓ１５）。１番
目のチップに対する動作が終了すると、レジスタＴＴに
１を加算する（ Ｓ １６）。次いでレジスタＴＴの値
とＬとを比較しく５１７） 、ＴＴ＜ Ｌの場合（Ｓ１
７：ＹＥＳ）、つまりすべてのチップについてのテスト
が終了していない場合には、再び３１０にもどり、次の
チップに対する同様の動作が開始される。
ェハがＭ枚を越えたか否かが判定される（ Ｓ １０）
。レジスタＡの値はＭ以下である（ＳＩＯ：ＮＯ）ので
、１番目のチップに対する通常のＮ回のテストを行う（
ＳＬｌ、 １２．１３）。Ｎ回のテストのすべてにおい
て良品と判断された場合（Ｓｌｌ、 １２゜１３：何れ
もＹＥＳ）、そのチップに対応するレジスタ（ＴＴ）に
１を加算する（Ｓ１４）。Ｎ回のテストの少なくとも１
回のテストにおいて不良品と判断された場合（Ｓｌｌ、
１２．１３：少なくとも１つがＮｏ）、そのチップに
対応するレジスタ（ＴＴ）をＯとする（Ｓ１５）。１番
目のチップに対する動作が終了すると、レジスタＴＴに
１を加算する（ Ｓ １６）。次いでレジスタＴＴの値
とＬとを比較しく５１７） 、ＴＴ＜ Ｌの場合（Ｓ１
７：ＹＥＳ）、つまりすべてのチップについてのテスト
が終了していない場合には、再び３１０にもどり、次の
チップに対する同様の動作が開始される。
１枚目のウェハにおける各チップに対するテスト動作が
次々に行われて、Ｌ個全部のチップに対するテスト動作
が終了する、つまりＴＴ＝Ｌとなるト（Ｓ１７：ＮＯ）
、１枚目のウェハについてのテストは終了する。
次々に行われて、Ｌ個全部のチップに対するテスト動作
が終了する、つまりＴＴ＝Ｌとなるト（Ｓ１７：ＮＯ）
、１枚目のウェハについてのテストは終了する。
次いで、レジスタ八を１だけカウントアンプし、レジス
タＴＴを０にリセットした（Ｓ４）後、前述した１枚目
のウェハに対するテスト動作と同様の動作を、２枚目の
ウェハに対して行って２枚目のウェハに対するテスト動
作を実施する（Ｓ５〉。
タＴＴを０にリセットした（Ｓ４）後、前述した１枚目
のウェハに対するテスト動作と同様の動作を、２枚目の
ウェハに対して行って２枚目のウェハに対するテスト動
作を実施する（Ｓ５〉。
以下、全く同様にしてレジスタＡの１だけのカウントア
ツプ及びレジスタＴＴのＯリセットを行った（Ｓ６）後
、３〜Ｍ枚目のウェハに対して同様なウェハのテスト動
作を実施する（Ｓ６）。
ツプ及びレジスタＴＴのＯリセットを行った（Ｓ６）後
、３〜Ｍ枚目のウェハに対して同様なウェハのテスト動
作を実施する（Ｓ６）。
次に（Ｍ＋１）枚目以降のウェハについてチップのテス
トを行うわけであるが、（Ｍ＋１）枚目から最終のＸ枚
目のウェハについては、全チップのテストは行なわず、
必要なチップについてのみテストを行うこととする。
トを行うわけであるが、（Ｍ＋１）枚目から最終のＸ枚
目のウェハについては、全チップのテストは行なわず、
必要なチップについてのみテストを行うこととする。
この場合、レジスタＡはＭより大きい（Ｓ１０：ＹＥＳ
）ので３１０から３１８へ進む。各チップにおいて対応
するレジスタ（ＴＴ）がＭに等しいか否かを調べる（３
１８）。レジスタ（ＴＴ）がＭに等しい場合（３１８：
ＹＥＳ） 、この場合にはＭ枚目のウェハまでにおいて
何れも良品であると決定されているので、このチップに
おけるＮ回の全テストを省略して、Ｓ１６へ進む。一方
、レジスタ（ＴＴ）がＭに等しくない場合（３１８：Ｎ
Ｏ） 、この場合にはＭ枚目のウェハまでに何れかのウ
ェハにおいて不良品であると決定されているので、この
チップについてはＮ回の全テストを実施して（３１９，
Ｓ２０． ５２１） 、３１６へ進む。Ｓ１６では、Ｍ
枚目のウェハと同様にレジスタＴＴに１を加算してＳ１
７へ進み、Ｌ個のすべてのチップについて同様な手順を
繰り返す。そして最終のＸ枚目までの残りのウェハに対
して同様な動作を行って（Ｓ８．Ｓ９） 全テストを
終了する。
）ので３１０から３１８へ進む。各チップにおいて対応
するレジスタ（ＴＴ）がＭに等しいか否かを調べる（３
１８）。レジスタ（ＴＴ）がＭに等しい場合（３１８：
ＹＥＳ） 、この場合にはＭ枚目のウェハまでにおいて
何れも良品であると決定されているので、このチップに
おけるＮ回の全テストを省略して、Ｓ１６へ進む。一方
、レジスタ（ＴＴ）がＭに等しくない場合（３１８：Ｎ
Ｏ） 、この場合にはＭ枚目のウェハまでに何れかのウ
ェハにおいて不良品であると決定されているので、この
チップについてはＮ回の全テストを実施して（３１９，
Ｓ２０． ５２１） 、３１６へ進む。Ｓ１６では、Ｍ
枚目のウェハと同様にレジスタＴＴに１を加算してＳ１
７へ進み、Ｌ個のすべてのチップについて同様な手順を
繰り返す。そして最終のＸ枚目までの残りのウェハに対
して同様な動作を行って（Ｓ８．Ｓ９） 全テストを
終了する。
このようにして、（Ｍ＋１）枚目からＸ枚目までのウェ
ハのテスト時には、Ｍ枚目のウェハまで何れも良品であ
るチップについてはそのテストを省略し、Ｍ枚目のウェ
ハまで１回でも不良品であると判定されたチップについ
てはそのテストを行うこととする。
ハのテスト時には、Ｍ枚目のウェハまで何れも良品であ
るチップについてはそのテストを省略し、Ｍ枚目のウェ
ハまで１回でも不良品であると判定されたチップについ
てはそのテストを行うこととする。
以上のようにテストを行う本発明方法では、製造される
ウェハの歩留が例えば８０％である場合に、計算上０．
８０’の割合のチップについてそのテストを省略できる
可能性があり、テスト時間の大幅な短縮化を図ることが
できる。
ウェハの歩留が例えば８０％である場合に、計算上０．
８０’の割合のチップについてそのテストを省略できる
可能性があり、テスト時間の大幅な短縮化を図ることが
できる。
第２図のフローチャートにて示す動作内容を、ブローバ
内部のマイクロプロセッサ・プログラムとして収納する
場合には、テストプログラムの変更をすることなく、テ
スト対象のチップ数を減少できるプローバを作成するこ
とができる。
内部のマイクロプロセッサ・プログラムとして収納する
場合には、テストプログラムの変更をすることなく、テ
スト対象のチップ数を減少できるプローバを作成するこ
とができる。
以上詳述した如く本発明では、所定枚のウェハにおける
各チップ毎のテスト結果に基づいて、テストを行ってい
ない残りのウェハにおいてテストを省略するチップを決
定するので、テスト時間を大幅に低減できる。この際本
発明では、従来例における固定式のチップ省略方法では
見逃していたような突発的な異常の発生にも正確に対応
できる。
各チップ毎のテスト結果に基づいて、テストを行ってい
ない残りのウェハにおいてテストを省略するチップを決
定するので、テスト時間を大幅に低減できる。この際本
発明では、従来例における固定式のチップ省略方法では
見逃していたような突発的な異常の発生にも正確に対応
できる。
この結果、歩留変動を小さくできる。
第１図は本発明における全体動作を示すフローチャート
、第２図は本発明における１枚のウェハのテスト動作を
示すフローチャート、第３図は従来のチップ省略方法を
示すウエハマフブ図である。 Ａ、 ＴＴ、 （ＴＴ）・・・レジスタなお、図中、同
一符号は同一、又は相当部分を示す。
、第２図は本発明における１枚のウェハのテスト動作を
示すフローチャート、第３図は従来のチップ省略方法を
示すウエハマフブ図である。 Ａ、 ＴＴ、 （ＴＴ）・・・レジスタなお、図中、同
一符号は同一、又は相当部分を示す。
Claims (1)
- （１）複数のチップを有するウェハ複数枚をテストする
方法において、 前記複数枚のウェハのうちの所定枚数のウ ェハについてはその全チップをテストし、このテスト結
果に応じて残りのウェハにおけるテスト対象のチップを
特定し、残りのウェハについてはこの特定されたチップ
のみをテストすることを特徴とするウェハテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18096089A JPH0344949A (ja) | 1989-07-13 | 1989-07-13 | ウェハテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18096089A JPH0344949A (ja) | 1989-07-13 | 1989-07-13 | ウェハテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0344949A true JPH0344949A (ja) | 1991-02-26 |
Family
ID=16092292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18096089A Pending JPH0344949A (ja) | 1989-07-13 | 1989-07-13 | ウェハテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0344949A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102284A (ja) * | 1991-10-11 | 1993-04-23 | Nec Kyushu Ltd | Ｌｓｉテスト装置 |
| JPH0737959A (ja) * | 1993-07-22 | 1995-02-07 | Nec Corp | ウエハの検査方法 |
| JP2006041188A (ja) * | 2004-07-27 | 2006-02-09 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1989
- 1989-07-13 JP JP18096089A patent/JPH0344949A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102284A (ja) * | 1991-10-11 | 1993-04-23 | Nec Kyushu Ltd | Ｌｓｉテスト装置 |
| JPH0737959A (ja) * | 1993-07-22 | 1995-02-07 | Nec Corp | ウエハの検査方法 |
| JP2006041188A (ja) * | 2004-07-27 | 2006-02-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4656887B2 (ja) * | 2004-07-27 | 2011-03-23 | 富士通セミコンダクター株式会社 | 半導体装置の検査方法 |
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