JP3012242B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JP3012242B2 JP3012242B2 JP63261814A JP26181488A JP3012242B2 JP 3012242 B2 JP3012242 B2 JP 3012242B2 JP 63261814 A JP63261814 A JP 63261814A JP 26181488 A JP26181488 A JP 26181488A JP 3012242 B2 JP3012242 B2 JP 3012242B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路の製造方法に関し、とくに電
気的試験用チップを含む半導基板に関する。
気的試験用チップを含む半導基板に関する。
従来、この種の、半導体製造法は、半導体集積回路の
チップ（以下本チップと呼ぶ）のみで半導体基板を製造
していた。このとき個別の電気的特性、例えばトランジ
スタの閾値電圧，ソースとドレイン間の耐圧などは、本
チップ内の周辺部などにトランジスタを作っておき、所
望の特性が得られているか否かを検査していた。
チップ（以下本チップと呼ぶ）のみで半導体基板を製造
していた。このとき個別の電気的特性、例えばトランジ
スタの閾値電圧，ソースとドレイン間の耐圧などは、本
チップ内の周辺部などにトランジスタを作っておき、所
望の特性が得られているか否かを検査していた。
しかしながら最近は超LSIと呼ばれる高集積化された
集積回路が作られるに至り、単純な電気的特性だけで
は、所望の特性が得られているかどうか判断できない場
合がある。例えば配線間の導通性などは、何万，何十万
という数の導通性がすべて良好でなくてはならないた
め、数個の配線間導通性を調べても十分な検査とは言え
ない。また出来上がったデバイスの不良原因を究明する
ためにも、単一のトランジスタのリーク電流では検出限
界以下である場合もあり、この時も相当の規模のトラン
ジスタ群が必要となる。
集積回路が作られるに至り、単純な電気的特性だけで
は、所望の特性が得られているかどうか判断できない場
合がある。例えば配線間の導通性などは、何万，何十万
という数の導通性がすべて良好でなくてはならないた
め、数個の配線間導通性を調べても十分な検査とは言え
ない。また出来上がったデバイスの不良原因を究明する
ためにも、単一のトランジスタのリーク電流では検出限
界以下である場合もあり、この時も相当の規模のトラン
ジスタ群が必要となる。
そこで最近では、半導体基板上に電気試験用チップ
（以下テストチップと呼ぶ）を入れるようになってきて
いる。これにより、従来の本チップ内に入れていた単純
な電気試験に代わり、１つのチップの大きさの規模で電
気試験を行なうことができるようになった。しかも大き
な面積が使用できるため、種々の電気的試験も可能とな
る。
（以下テストチップと呼ぶ）を入れるようになってきて
いる。これにより、従来の本チップ内に入れていた単純
な電気試験に代わり、１つのチップの大きさの規模で電
気試験を行なうことができるようになった。しかも大き
な面積が使用できるため、種々の電気的試験も可能とな
る。
上述した従来の半導体集積回路製造法は、半導体基板
上にテストチップを通常５チップ程度挿入するため、本
チップの数がそれだけ減少することになる。とくに少品
種多量生産の製品については、その損失は計り知れない
ものがある。またテストチップについて、電気的検査を
するのに、一製造単位（１ロット）中、数チップの特性
を評価すればそのロットの傾向は十分に把握できるた
め、全ウェハーに５チップづつテストチップを挿入する
のはいかにも無駄である。
上にテストチップを通常５チップ程度挿入するため、本
チップの数がそれだけ減少することになる。とくに少品
種多量生産の製品については、その損失は計り知れない
ものがある。またテストチップについて、電気的検査を
するのに、一製造単位（１ロット）中、数チップの特性
を評価すればそのロットの傾向は十分に把握できるた
め、全ウェハーに５チップづつテストチップを挿入する
のはいかにも無駄である。
またウェハー中に５チップのテストチップは通常ウェ
ハーの周辺４チップと中心部に１チップを配置してお
り、ウェハー内の特性を知るのに必要であり、本チップ
数を増やすため、１ウェハー中に１チップのテストチッ
プでは、その特性を知るのに不十分である。
ハーの周辺４チップと中心部に１チップを配置してお
り、ウェハー内の特性を知るのに必要であり、本チップ
数を増やすため、１ウェハー中に１チップのテストチッ
プでは、その特性を知るのに不十分である。
本発明の半導体集積回路の製造方法においては、半導
体集積回路のチップのみからなる半導体基板と、半導体
集積回路と電気的試験用回路の２種類のチップからなる
半導体基板とを混在させた製造単位で製造する。
体集積回路のチップのみからなる半導体基板と、半導体
集積回路と電気的試験用回路の２種類のチップからなる
半導体基板とを混在させた製造単位で製造する。
本発明は一製造単位の必要な数のウェハーに必要な数
だけテストチップを挿入するという相違点を有する。す
なわち従来は本チップのみのウェハーからなる製造法か
あるいは全ウェハーにテストチップの挿入された製造法
かであったが、本発明では本チップのみのウェハーと、
テストチップを含むウェハーとが混在する一製造単位で
半導体集積回路を製造する方法となる。
だけテストチップを挿入するという相違点を有する。す
なわち従来は本チップのみのウェハーからなる製造法か
あるいは全ウェハーにテストチップの挿入された製造法
かであったが、本発明では本チップのみのウェハーと、
テストチップを含むウェハーとが混在する一製造単位で
半導体集積回路を製造する方法となる。
次に本発明について図面を参照して説明する。
第１図は本発明の第一の実施例を説明するための図で
ある。製造単位（ロット）として50枚のウェハーを使用
した場合のうちの５枚のウェハーを図示してある。図中
のウェハー101はテストチップ106が５チップ挿入されて
おり、他は本チップ107からなっている。他のウェハー1
02,103,104,105はすべて本チップのみで作られている。
本実施例の場合１ロット50枚構成であり、以下、同様に
行なっているのでテストチップを含むウェハーは１ロッ
ト中10枚のみである。従って従来の方法に比べ１ロット
（50枚）で200チップの有効チップが増加することにな
る。これはとくに多量少品種の記憶素子などにとって極
めて有効であり、何百万個の出荷をしている場合などそ
の効果は著ぢるしい。また、電気的特性の検査や、不良
品の解析、ウェハー内の位置による特性なども本実施例
のごとくテストチップを挿入していれば十分に可能であ
る。とくに従来はすべてのテストチップを測定すること
など全く皆無であり、50枚中10枚のテストチップを測定
すれば十分目的を達成できた。
ある。製造単位（ロット）として50枚のウェハーを使用
した場合のうちの５枚のウェハーを図示してある。図中
のウェハー101はテストチップ106が５チップ挿入されて
おり、他は本チップ107からなっている。他のウェハー1
02,103,104,105はすべて本チップのみで作られている。
本実施例の場合１ロット50枚構成であり、以下、同様に
行なっているのでテストチップを含むウェハーは１ロッ
ト中10枚のみである。従って従来の方法に比べ１ロット
（50枚）で200チップの有効チップが増加することにな
る。これはとくに多量少品種の記憶素子などにとって極
めて有効であり、何百万個の出荷をしている場合などそ
の効果は著ぢるしい。また、電気的特性の検査や、不良
品の解析、ウェハー内の位置による特性なども本実施例
のごとくテストチップを挿入していれば十分に可能であ
る。とくに従来はすべてのテストチップを測定すること
など全く皆無であり、50枚中10枚のテストチップを測定
すれば十分目的を達成できた。
もっとも製品化の前段階での試作では、さらに多くの
テストチップを必要とする場合もある。その時はテスト
チップを含むウェハー数を増加させれば良い。また製品
化され、しかも製造工程時に十分安定してきた場合に
は、本実施例のように５枚に１枚の割合でテストチップ
含める必要もなくなり、その安定度に順じて随時テスト
チップを含むウェハーを減じることも可能である。
テストチップを必要とする場合もある。その時はテスト
チップを含むウェハー数を増加させれば良い。また製品
化され、しかも製造工程時に十分安定してきた場合に
は、本実施例のように５枚に１枚の割合でテストチップ
含める必要もなくなり、その安定度に順じて随時テスト
チップを含むウェハーを減じることも可能である。
いづれにしても臨機応変にテストチップの数を変える
ことができ、無駄のない有効な半導体集積回路の製造が
可能となり、ひいては歩留りの向上，コストの低減に極
めて大きな効果を与えるものである。
ことができ、無駄のない有効な半導体集積回路の製造が
可能となり、ひいては歩留りの向上，コストの低減に極
めて大きな効果を与えるものである。
第２図は本発明の第２の実施例を説明するための図で
ある。本実施例では１ロット50枚のウェハーで構成され
ており、そのうちの５枚を図示してある。本チップ207
のみのウェハー201,202,204,205とテストチップ206のみ
で構成されているウェハー203が混在している。第１の
実施例と同様に１ロット50枚であるのでテストチップだ
けからなるウェハーは１ロット中10枚存在する。
ある。本実施例では１ロット50枚のウェハーで構成され
ており、そのうちの５枚を図示してある。本チップ207
のみのウェハー201,202,204,205とテストチップ206のみ
で構成されているウェハー203が混在している。第１の
実施例と同様に１ロット50枚であるのでテストチップだ
けからなるウェハーは１ロット中10枚存在する。
本実施例によれば第１の実施例と同様の効果が得られ
る他、ウェハー内の詳細な位置的特性を測定することが
できる。また出来上ったウェハーを各チップ毎にダイミ
ングする時に、テストチップのみのウェハーを除去する
ことによって、ダイミングの効率を上げることが可能で
ある。
る他、ウェハー内の詳細な位置的特性を測定することが
できる。また出来上ったウェハーを各チップ毎にダイミ
ングする時に、テストチップのみのウェハーを除去する
ことによって、ダイミングの効率を上げることが可能で
ある。
以上説明したように本発明は、テストチップを含むウ
ェハーを本チップのみのウェハーに混在させることによ
って有効チップを増加することができる。とくに多量少
品種に適用することによって極めて大きな効果を得る。
また同時に従来のようにテストチップによる電気的測定
も十分可能である。さらに必要に応じてテストチップを
含むウェハーの数を増減させることによって製品の試作
段階から量産時の製造工程安定段階まで時間的に幅広く
使用でき、極めて効率的な手法である。
ェハーを本チップのみのウェハーに混在させることによ
って有効チップを増加することができる。とくに多量少
品種に適用することによって極めて大きな効果を得る。
また同時に従来のようにテストチップによる電気的測定
も十分可能である。さらに必要に応じてテストチップを
含むウェハーの数を増減させることによって製品の試作
段階から量産時の製造工程安定段階まで時間的に幅広く
使用でき、極めて効率的な手法である。
第１図は本発明の第１の実施例を説明するための図であ
り、第２図は本発明の第２の実施例を説明するための図
である。 101,203……テストチップを踏むウェハー、102,103,10
4,105,201,202,204,205……本チップのみのウェハー、1
07,207……本チップ、106,206……テストチップ。
り、第２図は本発明の第２の実施例を説明するための図
である。 101,203……テストチップを踏むウェハー、102,103,10
4,105,201,202,204,205……本チップのみのウェハー、1
07,207……本チップ、106,206……テストチップ。
Claims (1)
- 【請求項１】半導体集積回路のチップのみからなる半導
体基板と、半導体集積回路と電気的試験用回路の２種類
のチップからなる半導体基板とを混在させた製造単位で
製造することを特徴とする半導体集積回路の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261814A JP3012242B2 (ja) | 1988-10-17 | 1988-10-17 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261814A JP3012242B2 (ja) | 1988-10-17 | 1988-10-17 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02106945A JPH02106945A (ja) | 1990-04-19 |
| JP3012242B2 true JP3012242B2 (ja) | 2000-02-21 |
Family
ID=17367089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261814A Expired - Fee Related JP3012242B2 (ja) | 1988-10-17 | 1988-10-17 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3012242B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5582733B2 (ja) * | 2009-06-25 | 2014-09-03 | 株式会社沖データ | 半導体装置及び画像形成装置 |
| US9990460B2 (en) * | 2016-09-30 | 2018-06-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Source beam optimization method for improving lithography printability |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6076135A (ja) * | 1983-10-03 | 1985-04-30 | Nec Corp | 半導体ウエ−ハ |
-
1988
- 1988-10-17 JP JP63261814A patent/JP3012242B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02106945A (ja) | 1990-04-19 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |