JPH05136243A - エージング等テスト用パターンを付加した半導体ウエハー - Google Patents
エージング等テスト用パターンを付加した半導体ウエハーInfo
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- JPH05136243A JPH05136243A JP3295701A JP29570191A JPH05136243A JP H05136243 A JPH05136243 A JP H05136243A JP 3295701 A JP3295701 A JP 3295701A JP 29570191 A JP29570191 A JP 29570191A JP H05136243 A JPH05136243 A JP H05136243A
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- Japan
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- chip
- chips
- semiconductor wafer
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 半導体ウエハー上でＩＣチップのエージング
等のテストを行える半導体ウエハーを提供することであ
る。 【構成】 メモリー等の複数のＩＣチップを形成した半
導体ウエハーにおいて、複数のＩＣチップのうちの少な
くとも２つ以上のＩＣチップを含むＩＣチップ群とし、
それらＩＣチップ群内のすべてのＩＣチップの間におい
て同一目的のチップ端子同志を電気的に並列に接続する
回路パターンを、半導体ウエハーの周辺部分またはＩＣ
チップの間の部分上に設けている。 【効果】 半導体ウエハー上に存在するＩＣチップの状
態にて、エージング等のテストを行うことが可能であ
り、パッケージング等の後処理前に欠陥のあるＩＣチッ
プを廃棄することができるので、ＩＣチップの製造価格
を全体として低減することができる。
等のテストを行える半導体ウエハーを提供することであ
る。 【構成】 メモリー等の複数のＩＣチップを形成した半
導体ウエハーにおいて、複数のＩＣチップのうちの少な
くとも２つ以上のＩＣチップを含むＩＣチップ群とし、
それらＩＣチップ群内のすべてのＩＣチップの間におい
て同一目的のチップ端子同志を電気的に並列に接続する
回路パターンを、半導体ウエハーの周辺部分またはＩＣ
チップの間の部分上に設けている。 【効果】 半導体ウエハー上に存在するＩＣチップの状
態にて、エージング等のテストを行うことが可能であ
り、パッケージング等の後処理前に欠陥のあるＩＣチッ
プを廃棄することができるので、ＩＣチップの製造価格
を全体として低減することができる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリー等の複数のＩ
Ｃチップを形成した半導体ウエハーに関するものであ
り、特に、半導体ウエハーにあるＩＣチップに対してエ
ージング等のテストを行えるようにした半導体ウエハー
に関するものである。
Ｃチップを形成した半導体ウエハーに関するものであ
り、特に、半導体ウエハーにあるＩＣチップに対してエ
ージング等のテストを行えるようにした半導体ウエハー
に関するものである。
【０００２】
【従来の技術】従来、メモリ等を含むＩＣチップは、１
枚の半導体ウエハーに多数個形成され、その後、１つ１
つのＩＣチップとして半導体ウエハーから切り出され、
最終的なパッケージングを経て各種回路素子として使用
に供されている。そして、これらＩＣチップに対して
は、出荷前にエージング等の各種テストを行い、性能上
の欠陥等の有無についてチェックし、欠陥品については
廃棄処分にしている。
枚の半導体ウエハーに多数個形成され、その後、１つ１
つのＩＣチップとして半導体ウエハーから切り出され、
最終的なパッケージングを経て各種回路素子として使用
に供されている。そして、これらＩＣチップに対して
は、出荷前にエージング等の各種テストを行い、性能上
の欠陥等の有無についてチェックし、欠陥品については
廃棄処分にしている。
【０００３】このようなエージング等のテストは、パッ
ケージング後の個々のＩＣチップについて、各端子にプ
ロービングを行うことによって行われているのが普通で
あった。
ケージング後の個々のＩＣチップについて、各端子にプ
ロービングを行うことによって行われているのが普通で
あった。
【０００４】
【発明が解決しようとする課題】ところが、パッケージ
ング後のＩＣチップに対してエージング等のテストを行
うのでは、相当の無駄がありうるのである。すなわち、
そのテストによってそのＩＣチップが欠陥品であること
が判明した場合、そのパッケージングした完全な製品で
あるＩＣチップの全体を廃棄することになり、パッケー
ジング等の費用が無駄になり、それだけ、正常製品とな
るＩＣチップの単価を上げてしまうことになっていた。
ング後のＩＣチップに対してエージング等のテストを行
うのでは、相当の無駄がありうるのである。すなわち、
そのテストによってそのＩＣチップが欠陥品であること
が判明した場合、そのパッケージングした完全な製品で
あるＩＣチップの全体を廃棄することになり、パッケー
ジング等の費用が無駄になり、それだけ、正常製品とな
るＩＣチップの単価を上げてしまうことになっていた。
【０００５】このように欠陥品であると判明するＩＣチ
ップのなかには、パッケージング時に欠陥が生ずるもの
もあるが、半導体ウエハー上に形成されていたときから
欠陥をもっているＩＣチップもありうるのである。した
がって、半導体ウエハー上にある状態において、各ＩＣ
チップに対してエージング等のテストを行うことができ
るならば、この時点において、欠陥のあるＩＣチップを
選択的に排除できるのである。そうすれば、欠陥のある
ＩＣチップについてパッケージングを行うなどの無駄を
省くことができるのである。
ップのなかには、パッケージング時に欠陥が生ずるもの
もあるが、半導体ウエハー上に形成されていたときから
欠陥をもっているＩＣチップもありうるのである。した
がって、半導体ウエハー上にある状態において、各ＩＣ
チップに対してエージング等のテストを行うことができ
るならば、この時点において、欠陥のあるＩＣチップを
選択的に排除できるのである。そうすれば、欠陥のある
ＩＣチップについてパッケージングを行うなどの無駄を
省くことができるのである。
【０００６】しかしながら、通常、１枚の半導体ウエハ
ー上には、２００から３００個のＩＣチップがアレイ状
に形成されており、各ＩＣチップの各種チップ端子は、
それら端子間ピッチが１００μｍｍ以下にて、形成され
ている。このように非常に狭いピッチにて配列された半
導体ウエハー上の個々のチップ端子に対して、エージン
グ等のテストのためのプロービングを行うことは難し
く、これまで、適当な手段がなかった。
ー上には、２００から３００個のＩＣチップがアレイ状
に形成されており、各ＩＣチップの各種チップ端子は、
それら端子間ピッチが１００μｍｍ以下にて、形成され
ている。このように非常に狭いピッチにて配列された半
導体ウエハー上の個々のチップ端子に対して、エージン
グ等のテストのためのプロービングを行うことは難し
く、これまで、適当な手段がなかった。
【０００７】本発明の目的は、前述したような従来の問
題点を解消しうるような半導体ウエハーを提供すること
である。
題点を解消しうるような半導体ウエハーを提供すること
である。
【０００８】
【課題を解決するための手段】本発明によれば、メモリ
ー等の複数のＩＣチップを形成した半導体ウエハーにお
いて、前記複数のＩＣチップのうちの少なくとも２つ以
上のＩＣチップを含むＩＣチップ群とし、該ＩＣチップ
群内のすべてのＩＣチップの間において同一目的のチッ
プ端子同志を電気的に並列に接続する回路パターンを、
該半導体ウエハーの周辺部分または前記ＩＣチップの間
の部分上に、設ける。
ー等の複数のＩＣチップを形成した半導体ウエハーにお
いて、前記複数のＩＣチップのうちの少なくとも２つ以
上のＩＣチップを含むＩＣチップ群とし、該ＩＣチップ
群内のすべてのＩＣチップの間において同一目的のチッ
プ端子同志を電気的に並列に接続する回路パターンを、
該半導体ウエハーの周辺部分または前記ＩＣチップの間
の部分上に、設ける。
【０００９】
【作用】本発明のこのような構成の半導体ウエハーによ
れば、並列接続している同一目的のチップ端子について
唯一のプロービング端子を選択し且つそれら目的の異な
るチップ端子のためのプロービング端子を、その並列接
続されたＩＣチップに対して１つが対応配置されるよう
に分散配置することにより、その半導体ウエハー上にて
各ＩＣチップに対しするエージング等のテストを容易に
行うことができる。
れば、並列接続している同一目的のチップ端子について
唯一のプロービング端子を選択し且つそれら目的の異な
るチップ端子のためのプロービング端子を、その並列接
続されたＩＣチップに対して１つが対応配置されるよう
に分散配置することにより、その半導体ウエハー上にて
各ＩＣチップに対しするエージング等のテストを容易に
行うことができる。
【００１０】
【実施例】次に、添付図面に基づいて、本発明の実施例
について本発明をより詳細に説明する。
について本発明をより詳細に説明する。
【００１１】図１は、本発明の一実施例としての半導体
ウエハーのＩＣチップアレーおよびそれに付加した回路
パターンを示す平面図である。この図１に示すように、
この実施例の半導体ウエハー１００には、３７個のＩＣ
チップ１０がアレイ状に形成されており、半導体ウエハ
ー１００の周辺部分およびＩＣチップの間の部分上に
は、それらＩＣチップ３７のうちのいくつかを含むＩＣ
チップ群内のすべてのＩＣチップの間において同一目的
のチップ端子同志を電気的に並列に接続する複数の回路
パターン２０が設けられている。これら回路パターン２
０は、周知の多層回路形成技術によって形成されうる。
ウエハーのＩＣチップアレーおよびそれに付加した回路
パターンを示す平面図である。この図１に示すように、
この実施例の半導体ウエハー１００には、３７個のＩＣ
チップ１０がアレイ状に形成されており、半導体ウエハ
ー１００の周辺部分およびＩＣチップの間の部分上に
は、それらＩＣチップ３７のうちのいくつかを含むＩＣ
チップ群内のすべてのＩＣチップの間において同一目的
のチップ端子同志を電気的に並列に接続する複数の回路
パターン２０が設けられている。これら回路パターン２
０は、周知の多層回路形成技術によって形成されうる。
【００１２】図２は、図１の半導体ウエハー１００上に
形成されたＩＣチップ１０および回路パターン２０の一
部分を拡大して示す図である。図２に示されるように、
このＩＣチップ群は、５つのＩＣチップ１０Ａ、１０
Ｂ、１０Ｃ、１０Ｄおよび１０Ｅを含んでおり、各ＩＣ
チップは、その下辺にそって６つの種々な目的のチップ
端子１、２、３、４、５および６を有している。各ＩＣ
チップにおいて同じ参照符号にて示したチップ端子は、
同一目的のものとする。
形成されたＩＣチップ１０および回路パターン２０の一
部分を拡大して示す図である。図２に示されるように、
このＩＣチップ群は、５つのＩＣチップ１０Ａ、１０
Ｂ、１０Ｃ、１０Ｄおよび１０Ｅを含んでおり、各ＩＣ
チップは、その下辺にそって６つの種々な目的のチップ
端子１、２、３、４、５および６を有している。各ＩＣ
チップにおいて同じ参照符号にて示したチップ端子は、
同一目的のものとする。
【００１３】これらＩＣチップ群に対して、本発明によ
り付加されたエージング等テスト用の回路パターン２０
は、多層形成された６本の回路導体２１、２２、２３、
２４、２５および２６を備えている。回路導体２１は、
５つのＩＣチップ１０Ａ、１０Ｂ、１０Ｃ、１０Ｄおよ
び１０Ｅのチップ端子１を電気的に並列に接続してい
る。
り付加されたエージング等テスト用の回路パターン２０
は、多層形成された６本の回路導体２１、２２、２３、
２４、２５および２６を備えている。回路導体２１は、
５つのＩＣチップ１０Ａ、１０Ｂ、１０Ｃ、１０Ｄおよ
び１０Ｅのチップ端子１を電気的に並列に接続してい
る。
【００１４】以下同様に、回路導体２２は、各チップ端
子２を、回路導体２３は、各チップ端子３を、回路導体
２４は、各チップ端子４を、回路導体２５は、各チップ
端子５を、回路導体２６は、各チップ端子６を、それぞ
れ電気的に並列に接続している。
子２を、回路導体２３は、各チップ端子３を、回路導体
２４は、各チップ端子４を、回路導体２５は、各チップ
端子５を、回路導体２６は、各チップ端子６を、それぞ
れ電気的に並列に接続している。
【００１５】このような回路パターン２０を付加した半
導体ウエハー１００においては、各ＩＣチップ１０の各
チップ端子の配列ピッチが非常に狭くても、次のように
してエージング等のテストのためのプロービングを容易
に行える。すなわち、半導体ウエハー上に存在する状態
にて各ＩＣチップのエージング等のテストを行いたい場
合について、図２に拡大して示したＩＣチップアレイの
部分に関して説明すれば、例えば、ＩＣチップ１０Ａの
チップ端子１、ＩＣチップ１０Ｂのチップ端子２、ＩＣ
チップ１０Ｃのチップ端子３、ＩＣチップ１０Ｄのチッ
プ端子４、ＩＣチップ１０Ｅのチップ端子５、およびＩ
Ｃチップ１０Ａのチップ端子６をそれぞれプロービング
端子として使用する。
導体ウエハー１００においては、各ＩＣチップ１０の各
チップ端子の配列ピッチが非常に狭くても、次のように
してエージング等のテストのためのプロービングを容易
に行える。すなわち、半導体ウエハー上に存在する状態
にて各ＩＣチップのエージング等のテストを行いたい場
合について、図２に拡大して示したＩＣチップアレイの
部分に関して説明すれば、例えば、ＩＣチップ１０Ａの
チップ端子１、ＩＣチップ１０Ｂのチップ端子２、ＩＣ
チップ１０Ｃのチップ端子３、ＩＣチップ１０Ｄのチッ
プ端子４、ＩＣチップ１０Ｅのチップ端子５、およびＩ
Ｃチップ１０Ａのチップ端子６をそれぞれプロービング
端子として使用する。
【００１６】ＩＣチップ１０Ａ、１０Ｂ、１０Ｃ、１０
Ｄおよび１０Ｅの各チップ端子１、２、３、４、５およ
び６は、それぞれ回路パターン２０の各回路導体２１、
２２、２３ ２４、２５および２６によって電気的に並
列接続されているのであるから、こうすることにより、
ＩＣチップ１０Ａ、１０Ｂ、１０Ｃ、１０Ｄおよび１０
Ｅのすべてに対するエージング等のテストを行うことが
できる。そして、プロービング端子は、５つのＩＣチッ
プ１０Ａ、１０Ｂ、１０Ｃ、１０Ｄおよび１０Ｅの１つ
または２つのチップ端子のみに対して分散配置している
ので、各チップ端子の配列ピッチが狭くとも、プロービ
ング端子の間隔は比較的に広くとれるので、実際的に可
能である。
Ｄおよび１０Ｅの各チップ端子１、２、３、４、５およ
び６は、それぞれ回路パターン２０の各回路導体２１、
２２、２３ ２４、２５および２６によって電気的に並
列接続されているのであるから、こうすることにより、
ＩＣチップ１０Ａ、１０Ｂ、１０Ｃ、１０Ｄおよび１０
Ｅのすべてに対するエージング等のテストを行うことが
できる。そして、プロービング端子は、５つのＩＣチッ
プ１０Ａ、１０Ｂ、１０Ｃ、１０Ｄおよび１０Ｅの１つ
または２つのチップ端子のみに対して分散配置している
ので、各チップ端子の配列ピッチが狭くとも、プロービ
ング端子の間隔は比較的に広くとれるので、実際的に可
能である。
【００１７】
【発明の効果】前述したように、本発明の半導体ウエハ
ーの構造によれば、半導体ウエハー上に存在するＩＣチ
ップの状態にて、エージング等のテストを行うことが可
能であり、パッケージング等の後処理前に欠陥のあるＩ
Ｃチップを廃棄することができるので、ＩＣチップの製
造価格を全体として低減することができる。
ーの構造によれば、半導体ウエハー上に存在するＩＣチ
ップの状態にて、エージング等のテストを行うことが可
能であり、パッケージング等の後処理前に欠陥のあるＩ
Ｃチップを廃棄することができるので、ＩＣチップの製
造価格を全体として低減することができる。
【図１】本発明の一実施例としての半導体ウエハーのＩ
Ｃチップアレーおよびそれに付加した回路パターンを示
す平面図である。
Ｃチップアレーおよびそれに付加した回路パターンを示
す平面図である。
【図２】図１の半導体ウエハー上に形成されたＩＣチッ
プおよび回路パターンの一部分を拡大して示す図であ
る。
プおよび回路パターンの一部分を拡大して示す図であ
る。
１ チップ端子 ２ チップ端子 ３ チップ端子 ４ チップ端子 ５ チップ端子 ６ チップ端子 １０ ＩＣチップ １０Ａ ＩＣチップ １０Ｂ ＩＣチップ １０Ｃ ＩＣチップ １０Ｄ ＩＣチップ １０Ｅ ＩＣチップ ２０ 回路パターン ２１ 回路導体 ２２ 回路導体 ２３ 回路導体 ２４ 回路導体 ２５ 回路導体 ２６ 回路導体 １００ 半導体ウエハー
Claims (3)
- 【請求項１】 メモリー等の複数のＩＣチップを形成し
た半導体ウエハーにおいて、前記複数のＩＣチップのう
ちの少なくとも２つ以上のＩＣチップを含むＩＣチップ
群とし、該ＩＣチップ群内のすべてのＩＣチップの間に
おいて同一目的のチップ端子同志を電気的に並列に接続
する回路パターンを、該半導体ウエハーの周辺部分また
は前記ＩＣチップの間の部分上に、設けたことを特徴と
する半導体ウエハー。 - 【請求項２】 前記回路パターンは、その並列接続して
いる同一目的のチップ端子に対して唯一のプロービング
端子を含み、目的の異なるチップ端子のためのプロービ
ング端子は、その並列接続されたＩＣチップに対して１
つが対応配置されるように分散配置される請求項１記載
の半導体ウエハー。 - 【請求項３】 前記回路パターンは、多層形成されてい
る請求項１または２記載の半導体ウエハー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295701A JPH05136243A (ja) | 1991-11-12 | 1991-11-12 | エージング等テスト用パターンを付加した半導体ウエハー |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3295701A JPH05136243A (ja) | 1991-11-12 | 1991-11-12 | エージング等テスト用パターンを付加した半導体ウエハー |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136243A true JPH05136243A (ja) | 1993-06-01 |
Family
ID=17824048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3295701A Pending JPH05136243A (ja) | 1991-11-12 | 1991-11-12 | エージング等テスト用パターンを付加した半導体ウエハー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136243A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107185A (ja) * | 1994-10-05 | 1996-04-23 | Nec Corp | 半導体記憶装置 |
| JPH0951026A (ja) * | 1995-08-09 | 1997-02-18 | Nec Corp | 集積回路試験装置 |
| US7229858B2 (en) | 2004-03-30 | 2007-06-12 | Denso Corporation | Semiconductor wafer and semiconductor device manufacturing method using the same |
-
1991
- 1991-11-12 JP JP3295701A patent/JPH05136243A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08107185A (ja) * | 1994-10-05 | 1996-04-23 | Nec Corp | 半導体記憶装置 |
| JPH0951026A (ja) * | 1995-08-09 | 1997-02-18 | Nec Corp | 集積回路試験装置 |
| US7229858B2 (en) | 2004-03-30 | 2007-06-12 | Denso Corporation | Semiconductor wafer and semiconductor device manufacturing method using the same |
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