JPS6197957A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS6197957A
JPS6197957A JP59218460A JP21846084A JPS6197957A JP S6197957 A JPS6197957 A JP S6197957A JP 59218460 A JP59218460 A JP 59218460A JP 21846084 A JP21846084 A JP 21846084A JP S6197957 A JPS6197957 A JP S6197957A
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JP
Japan
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semiconductor integrated
integrated circuit
circuit device
external terminals
external terminal
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JP59218460A
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Nobuo Kitagawa
北川　信男
Toshio Tamura
田村　俊夫
Tsuneo Sato
恒夫 佐藤
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Hitachi Ltd
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Hitachi Ltd
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に係り、特に、半導体集
積回路装置の電気的特性検査時間を短縮するのに有効な
技術に関するものである。
［背景技術］ 半導体集積回路装置は、種々の機能を挿出するため４：
、ＲＡＭ、ＲＯＭ、ＥＰＲＯＭ等ツメモリ装置とロジッ
ク装置とを内蔵させる傾向にある。
このため、この種の半導体集積回路装置は、外部機器と
接続する外部端子（ポンディングパッド）数が多くなり
、方形状の周辺部の殆んどを使用してその配置がなされ
ている。
そして、メモリ装置又はロジック装置に接続される前記
外部端子は、回路の配置レイアウト、配線レイアウト等
のレイアウトに制約されるために。
方形状の周辺部にランダムに配置されている。
しかしながら、かかる技術における検討の結果、本発明
者は、外部端子がランダムに配置されているために、以
下に述べるような問題点が生じることを見い出した。す
なわち、ウェーハ検査工程でメモリ装置又はロジック装
置の電気的特性を検出するプローブを４方向から配設さ
せる必要があり、一度に１つの半導体集積回路装置しか
検査できないので、ウェーハ単位の検査時間が長くなる
。
なお、ウエーハプローバ技術を詳しく述べである例とし
ては、工業調査会発行、電子材料１９８１年１１月号別
冊、昭和５６年１１月１０日発行、ｐ２２１〜ｐ２２５
がある。
［発明のｇ的］ 本発明の目的は、一度に複数の半導体集積回路装置の電
気的特性を検査し、ウェーハ検査工程における検査時間
を短縮することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、メモリ装置又はロジック装置と接続される外
部端子を、方形状の１辺に、方形状の対向する２辺に、
又は方形状の少なくとも１つの角部に配置することによ
り、一度に複数の半導体集積回路装置の電気的特性を検
査することができるので、ウェーハ検査工程におけるウ
ェーハ単位の検査時間を短縮することができる。
以下、本発明の構成について、実施例とともに説明する
９ ［実施例１］ 第１図は１本発明の実施例Ｉを説明するための概略的な
半導体集積回路装置の平面図である。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
第１図において、ｌは半導体集積回路装置であり、方形
状に形成されている。
２はロジック装置であり、半導体集積回路装置１の中央
部に設けられている。このロジック装置２は、論理機能
を挿出するためのものである。
３はメモリ装置であり、半導体集積回路装置１の中央部
のロジック装置２の両側部に設けられている。このメモ
リ装置３は、メモリ機能１例えば。
ＲＡＭ、ＲＯＭ、ＥＰＲＯＭ等の機能を挿出するための
ものである。
４ａ、５ａは外部端子であり、半導体集積回路装置１の
方形状の周辺部に複数配置されている。
この外部端子４ａ、５ａは、半導体集積回路装置１のロ
ジック装置２又はメモリ装置３と外部機器との′電気的
な接続をするためのものである。
外部端子４ａは、メモリ装置３と接続されており、方形
状の対向する２辺に、略平行に外部端子列４として配置
されている。外部端子４ａは、具体的には、電源、アク
セス信号、アドレス信号、データ信号が印加されるよう
になっている。
外部端子５ａは、ロジック装置２と接続されており、前
記外部端子列４が配置された２辺と異なる方形状の対向
する２辺に、略平行に外部端子列５として配置されてい
る。
外部端子列４．５は、ウェーハ検査工程において、一度
に複数の半導体集積回路装置ｌの電気的特性を検査でき
るようになっている６ 次に、ウェーハ検査工程における半導体集積回路装置の
電気的特性、特に、メモリ装置の電気的特性の検査方法
について、簡単に説明する。
第２＠は１本発明の実施例Ｉの検査方法を説明するため
の複数の半導体集積回路装置が形成されるウェーハの概
略的な平面図である。
第２図において、半導体集積回路装置１は、ダイシング
工程前にシリコンウェーハ６に複数形成されている。こ
の状態で、外部端子４ａのそれぞれに電気的に接続する
ように、２方向からプローブ（検査用針）７を配設し、
所定の電気的特性検査が施される。
第２図から明らかなようシこ、外部端子をランダムに配
置し、４方向からプローブを配設した場合には、一度に
１つの半導体集積回路装置のメモリ装置しか電気的特性
検査を施すことができないが。
外部端子４ａを方形状の対向する２辺に外部端子列４と
して配置することにより、２方向からプローブを配設し
、一度に複数の半導体集積回路装置１のメモリ装置３の
電気的特性検査を施すことができる。
ここでは、メモリ装置３の電気的特性検査について説明
したが、ロジック装置Ｅ２の電気的特性検査も同様にし
て施こされる。
次に、前記実施例の他の例について説明する。
第３図乃至第５図は、本発明の実施例■を説明するため
の概略的な半導体集積回路装置の平面図である。
第３図は、メモリ装置３に接続される外部端子４ａを、
方形状の１辺に外部端子列４として配置したものである
。
第４図は、メモリ装置３に接続される外部端子４ａを９
方形状の２つの角部に外部端子列４として配置したもの
である。
第５図は、メモリ装置３に接続される外部端子４ａを、
方形状の１つの角部に外部端子列４として配置したもの
である。
第３図及び第５図に示す半導体集積回路装置ｌは、主と
して、ウェーハ検査工程におけるメモリ装置３の電気的
特性検査をするための配置である。
第４図に示す半導体集積回路装置１は、ウェーハ検査工
程におけるメモリ装置３とロジック装置２との少なくと
もどちらかの電気的特性検査をできるようにするための
配置である。
［未施例■］ 前記実施例Ｉは、半導体集積回路装置の周辺部に複数配
置された外部端子を、規則的に配置した例について説明
したが１本実施例■は、これらの外部端子と別に、メモ
リ装置又はロジック装置に接続される外部端子を設けた
例について説明する。
第６図は１本発明の実施例■を説明するための概略的な
半導体集積回路装置の平面図である。
第６図において、８ａ、９ａは外部端子であり、半導体
集積回路装置１の方形状の周辺部に複数配置され、外部
機器と接続されるようになっている。
外部端子８ａは、ロジック装置２と接続されている。外
部端子９ａは、メモリ装置３と接続されている。外部端
子８ａ、９ａは、ロジック装置２又はメモリ装置３の配
置レイアウト等により、前記周辺部にランダムに配置す
ること（配置自由度の増加）ができるようになっている
。
８ｂは外部端子であり、前記外部端子８ａ、９ａとは別
に、半導体集積回路装置ｌの方形状の所定周辺部に複数
配置されている。外部端子８ｂは、メモリ装置３又は該
メモリ装置３に接続された外部端子８ａに接続されてお
り、方形状の対向する２辺に、略平行に外部端子列８と
して配置されている。
そして、この外部端子８ｂは、ウェーハ検査工程におけ
るメモリ装置３の電気的特性検査専用に開用するもので
ある。すなわち、前記実施例■と同様に、外部端子８ｂ
に所定の配置を施すことにより、一度に複数の半導体集
積回路装置１のメモリ装置３の電気的特性を検査するこ
とができる。
さらに、外部端子８ａ、９ａと外部端子８ｂは、別の列
に設けることにより、外部端子８ａ、９ａの配置レイア
ウトはランダムでよい。なお、外部端子８ｂに替えて、
ロジック装置２又は該ロジック装置２に接続される外部
端子９ａに接続され慝外部端子（９ｂ）を設けてもよい
。
なお、本実施例■は、前記実施例Ｉの第１図に示す外部
端子の配置に適用した例について説明したが、同様に、
前記実施例Ｉの第３図乃至第５図のそれぞれに示す外部
端子の配置に適用してもよい。
また１本実施例■は、外部端子を半導体集積回路装置の
周辺部に２列に配置した例について説明したが、外部端
子を３列又はそれ以上の列で半導体集積回路装置の周辺
部に配置してもよい。
［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べるような効果を得ることができ
る。
（１）メモリ装置又はロジック装置と接続される外部端
子を、方形状の１辺に、方形状の対向する２辺に、又は
方形状の少なくとも１つの角部に配置することにより、
プローブを１方向又は２方向で配設することができるの
で、ウェーハの検査工程で、一度に複数の半導体集積回
路装置の電気的特性を検査することができる。
（２）前記（１）により、一度に複数の半導体集積回路
装置の電気的特性を検査することができるので、ウェー
ハ検査工程におけるウェーハ単位の検査時間を短縮する
ことができる。
（３）メモリ装置又はロジック装置と接続される第１の
外部端子と、該第１の外部端子とは別の列に、ウェーハ
検査工程における電気的特性検査専用の第２の外部端子
を設ける二とにより、第１の外部端子の配置レイアウト
をランダムにすること（配置自由度の増加）ができる。
（４）前記（２）及び（３）により、ウェーハ検査工程
におけるウェーハ単位の検査時間を短縮することができ
、かつ、外部端子の配置レイアウトをランダムにするこ
とができる。
以上１本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
【図面の簡単な説明】
第１図は、本発明の実施例■を説明するための概略的な
半導体集積回路装置の平面図、第２図は１本発明の実施
例■の検査方法を説明するための複数の半導体集積回路
装置が形成されるウェーハの概略的な平面図。 第３図乃至第５図は１本発明の実施例Ｉを説明するため
の概略的な半導体集積回路装置の平面図、第６図は１本
発明の実施例■を説明するための概略的な半導体集積回
路装置の平面図である。 図中、ｌ・・・半導体集積回路装置、２・・・ロジック
装置、３・・・メモリ装置、４ａ、５ａ、８ａ、８ｂ、
９ａ、９ｂ・・・外部端子、４．５．８．９・・・外部
端子列、６・・・ウェーハ、７・・・プローブである。 第　　　１　　図 第　　２　　図 第　　　３　　図 第　　６　　図

Claims (1)

  1. 【特許請求の範囲】 １、その方形状の周辺部に複数の外部端子を設け、該所
    定の外部端子と接続されるメモリ装置とロジック装置と
    を有する半導体集積回路装置であって、前記メモリ装置
    又はロジック装置と接続される外部端子を、方形状の１
    辺に、方形状の対向する２辺に、又は方形状の少なくと
    も１つの角部に配置してなることを特徴とする半導体集
    積回路装置。 ２、前記外部端子は、ウェーハ検査工程において、一度
    に複数の半導体集積回路装置のメモリ装置又はロジック
    装置の電気的特性を検査できるように配置されてなるこ
    とを特徴とする特許請求の範囲第１項に記載の半導体集
    積回路装置。 ３、前記外部端子は、方形状の周辺部に複数配置された
    外部端子と別の列で、方形状の１辺に、方形状の対向す
    る２辺に、又は方形状の少なくとも１つの角部に配置し
    てなることを特徴とする特許請求の範囲第１項又は第２
    項に記載の半導体集積回路装置。 ４、前記メモリ装置と接続される外部端子は、電源、ア
    クセス信号、アドレス信号、データ信号が印加されるも
    のであることを特徴とする特許請求の範囲第１項乃至第
    ３項に記載のそれぞれの半導体集積回路装置。
JP59218460A 1984-10-19 1984-10-19 半導体集積回路装置 Pending JPS6197957A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5103282A (en) * 1987-05-27 1992-04-07 Hitachi, Ltd. Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and i/o unit circuit of the gate array
US5243208A (en) * 1987-05-27 1993-09-07 Hitachi, Ltd. Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5103282A (en) * 1987-05-27 1992-04-07 Hitachi, Ltd. Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and i/o unit circuit of the gate array
US5243208A (en) * 1987-05-27 1993-09-07 Hitachi, Ltd. Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array
US5477067A (en) * 1987-05-27 1995-12-19 Hitachi, Ltd. Semiconductor IC device having a RAM interposed between different logic sections and by-pass signal lines extending over the RAM for mutually connecting the logic sections

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