JPH03211843A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH03211843A
JPH03211843A JP2007449A JP744990A JPH03211843A JP H03211843 A JPH03211843 A JP H03211843A JP 2007449 A JP2007449 A JP 2007449A JP 744990 A JP744990 A JP 744990A JP H03211843 A JPH03211843 A JP H03211843A
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JP
Japan
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bonding
wire
pads
bonding wire
semiconductor integrated
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JP2007449A
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Inventor
Akihiro Oyama
章博 大山
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Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体集積回路に関するものである。
従来の技術 近年、半導体集積回路は、ますます集積度が向上し、内
部回路が複雑になってきている。
従来、半導体集積回路は、ボンディングワイヤー1本に
対して1個のボンディングパッドを有する構成が一般的
であった。以下、その構成について第5図、第6図を参
照しながら説明する。
第5図に示すように、ボンディングワイヤー5は、半導
体チップ1の表面に形成された絶縁膜2の上の1個のボ
ンディングパッド3にワイヤリングされた構成であった
また、プローブ検査をする時には、第6図に示すように
、プローブ検査用の針6は、半導体チップ1の絶縁膜2
の上のボンディングパッド3に接触される構成であった
発明が解決しようとする課題 このような従来の半導体集積回路では、1本のボンディ
ングワイヤーに対して1個のボンディングパッドしか存
在しないので、ワイヤーボンディングの工程で半導体チ
ップの内部回路を変更することはできなかった。
また、プローブ検査の時には、ボンディングパッドを検
査用のテストパッドとして使用するのて、ボンディング
ワイヤー1本に対しては、テストパッドも1個しか存在
しなかった。
本発明は、上記課題を解決するもので、ワイヤーボンデ
ィング工程においては、半導体チ・ツブの内部回路を変
更することを可能とすることを目的としており、またボ
ンディングワイヤー1本に対して、複数のプローブ検査
用のテストパッドを使用可能にすることを目的とするも
のである。
課題を解決するための手段 本発明は上記目的を達成するために1本のボンディング
ワイヤーが同時に複数のボンディングパッドに接続する
ことが可能である位置に、前記複数のボンディングパッ
ドを近接配置し、さらに前記ボンディングパッドをプロ
ーブ検査用のテストパッド七するものである。
作用 本発明は上記した構成により、ワイヤーボンディングの
工程において、ワイヤーのボンディング位置を変化させ
ることにより、複数のボンディングパッドのうちのどの
ボンディングパッドに接続するかを選択することができ
る。
また、プローブ検査においては、これらの複数のボンデ
ィングパッドをそれぞれ独立したテストパッドとして使
用することができる。
実施例 以下、本発明の一実施例について第1図および第2図お
よび第3図および第4図を参照しながら説明する。
第1図は、本発明の半導体集積回路の一実施例であり、
半導体チップ1の表面に形成された絶縁膜2の上に、ボ
ンディングパッド3および4が近接して形成され、ボン
ディングワイヤー5は、前記ボンディングパッド3およ
び4にまたがって接続されている。
上記構成において、ボンディングワイヤー5を右方向に
移動させてボンディングすると、ボンディングワイヤー
5とボンディング1<、ソド3は接続されるが、ボンデ
ィングワイヤー5とボンディングパッド4は電気的に絶
縁された状態にすることができる。
また、ボンディングワイヤー5を中央位置でボンディン
グすると、ボンディングワイヤー5とボンディングパッ
ド3および4は電気的に短絡した状態となる。
さらに、ボンディングワイヤー5を左方向に移動させて
ボンディングすると、ボンディングワイヤー5とボンデ
ィングパッド4は接続されているが、ボンディングワイ
ヤー5とボンディングパッド3は電気的に絶縁された状
態にすることができる。
このように本発明の実施例の半導体集積回路によれば、
ボンディングワイヤー5の打つ位置をずらすことにより
、ボンディングワイヤー5とボンディングパッド3およ
び4の間の電気的な接続関係を変化させることが可能と
なる。
第2図は、本発明の他の実施例であり、半導体チップ1
の上の絶縁膜2の上には、ボンディングパッド3および
4が近接して形成され、プローブ検査用の針6および7
が前記ボンディングパッドにそれぞれ接触している図で
ある。
上記構成において、従来例である第6図で示すように、
従来ボンディングワイヤー1本に対する、ボンディング
パッドは1個であったものが、本発明では、ボンディン
グワイヤー1本に対して複数のボンディングパッドを備
えており、これらを独立したプローブ検査用のテストパ
ッドとして使用することができる。
第3図は本発明の他の応用例を示したものであり、半導
体チップ1を上より見た概略図である。
3個のボンディングパッド3.4.8が近接して配置さ
れており、ボンディングワイヤー5がボンディングパッ
ド4および8と接続するようにボンディングされている
この半導体チップではボンディングワイヤー5を打つ位
置により、ボンディングワイヤー5と電気的に接続され
ているボンディングパッドが、8だけの場合、8と4の
場合、4だけの場合、4と3の場合、3だけの場合、と
5通りに変化させることが可能である。
第4図は本発明の他の応用例を示したものであリ、半導
体デツプ1に、4個のボンディングパッド3,4.8.
9が近接して配置されており、ボンディングワイヤー5
は、ボンディングパッド3.4,8.9の全てに接続さ
れている。
この半導体チップではプローブ検査の時に、ボンディン
グパッド3.4.8.9を独立したテストパッドとして
4本のプローブ検査用の針を立てることができるので、
半導体チップ内部の回路をより詳細に検査することが可
能である。
発明の効果 以上の実施例から明らかなように、本発明によれば複数
のボンディングパッドを、ボンディングワイヤーにより
接続可能な位置に近接配置することにより、ワイヤーボ
ンディング工程において、同一の半導体チップより数種
類の異なる半導体集積回路を製造することができる。
また、従来のボンディングパッド1個を複数のボンディ
ングパッドに分割し、それぞれをプローブ検査において
、独立したテストパッドとして使用することにより、半
導体チップ内部の回路を従来より詳細に検査することが
可能となる。
【図面の簡単な説明】
第1図は、本発明に係る半導体集積回路を示す図、第2
図は、本発明に係る半導体集積回路を示す図、第3図は
、本発明に係る半導体集積回路の一実施例を示す図、第
4図は、本発明に係る半導体集積回路の一実施例を示す
図、第5図は、従来の半導体集積回路を示す図、第6図
は、従来の半導体集積回路を示す図である。 1・・・・・・半導体チップ、2・・・・・・絶縁膜、
3,4・・・・・ボンディングパッド、5・・・・・・
ボンディングワイヤー、6,7・・・・・・プローブ検
査用の針、8,9・・・・・ボンディングパッド。

Claims (2)

    【特許請求の範囲】
  1. (1)複数のボンディングパッドが近接して配置され、
    1本のボンディングワイヤーが複数の前記ボンディング
    パッドに接続されていることを特徴とする半導体集積回
    路。
  2. (2)複数のボンディングパッドが近接して配置され、
    前記各ボンディングパッドにプローブ検査用の針がたて
    られる、プローブ検査用のテストパッドとすることを特
    徴とする半導体集積回路。
JP2007449A 1990-01-17 1990-01-17 半導体集積回路 Pending JPH03211843A (ja)

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JP2007449A JPH03211843A (ja) 1990-01-17 1990-01-17 半導体集積回路

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JP2007449A JPH03211843A (ja) 1990-01-17 1990-01-17 半導体集積回路

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JPH03211843A true JPH03211843A (ja) 1991-09-17

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109917A (ja) * 2005-10-14 2007-04-26 Nec Electronics Corp 半導体装置および半導体装置の製造方法
WO2014045989A1 (ja) * 2012-09-20 2014-03-27 ピーエスフォー ルクスコ エスエイアールエル 半導体ウェハ、半導体装置および半導体装置の製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007109917A (ja) * 2005-10-14 2007-04-26 Nec Electronics Corp 半導体装置および半導体装置の製造方法
WO2014045989A1 (ja) * 2012-09-20 2014-03-27 ピーエスフォー ルクスコ エスエイアールエル 半導体ウェハ、半導体装置および半導体装置の製造方法

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