JPH0992787A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0992787A JPH0992787A JP7250616A JP25061695A JPH0992787A JP H0992787 A JPH0992787 A JP H0992787A JP 7250616 A JP7250616 A JP 7250616A JP 25061695 A JP25061695 A JP 25061695A JP H0992787 A JPH0992787 A JP H0992787A
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Abstract
(57)【要約】
【課題】プローブカードの作成を容易にし簡略化すると
ともに、安価にして安定したテストを実現することので
きる半導体装置を提供することにある。 【解決手段】半導体チップの入力部あるいは出力部に、
ＡＮＤゲート２，４とインバータ３とおよびＯＲゲート
５とで構成した複数のテスト用パッド共通化回路１Ａ，
１Ｂを設ける。動作テスト時には、この共通化回路１
Ａ，１Ｂをテスト用選択信号Ｓを用いて駆動することに
より．複数のパッドＸ１〜Ｘ４の一部を共用化する一
方、通常の使用時にはこれら複数のパッドＸ１〜Ｘ４を
互いに独立化させ、内部端子Ｙ１〜Ｙ４に直結する。
ともに、安価にして安定したテストを実現することので
きる半導体装置を提供することにある。 【解決手段】半導体チップの入力部あるいは出力部に、
ＡＮＤゲート２，４とインバータ３とおよびＯＲゲート
５とで構成した複数のテスト用パッド共通化回路１Ａ，
１Ｂを設ける。動作テスト時には、この共通化回路１
Ａ，１Ｂをテスト用選択信号Ｓを用いて駆動することに
より．複数のパッドＸ１〜Ｘ４の一部を共用化する一
方、通常の使用時にはこれら複数のパッドＸ１〜Ｘ４を
互いに独立化させ、内部端子Ｙ１〜Ｙ４に直結する。
Description
【０００１】
【発明の属する技術分野】本発明は互いに干渉しない入
出力端子を備えた半導体装置に関し、特に内部回路の電
気的動作テスト機能を有する半導体装置に関する。
出力端子を備えた半導体装置に関し、特に内部回路の電
気的動作テスト機能を有する半導体装置に関する。
【０００２】
【従来の技術】現在、ゲートアレイ等の半導体装置は高
機能化，高集積化に伴ない、パッド数も増加し、またパ
ッド面積が縮小するとともに、パッドの高密度配置が実
施されている。
機能化，高集積化に伴ない、パッド数も増加し、またパ
ッド面積が縮小するとともに、パッドの高密度配置が実
施されている。
【０００３】通常、このような半導体装置は、中央部に
形成される内部回路と、この内部回路の周辺に入出力端
子となるパッドとを備えて構成されており、この半導体
装置の電気的動作テストをウェハース上で実施する場
合、電気的導通を確保するためのプローブカードが用い
られる。
形成される内部回路と、この内部回路の周辺に入出力端
子となるパッドとを備えて構成されており、この半導体
装置の電気的動作テストをウェハース上で実施する場
合、電気的導通を確保するためのプローブカードが用い
られる。
【０００４】図３はかかる従来の一例を説明するための
半導体装置のテスト状態斜視図である。図３に示すよう
に、半導体装置としての半導体チップ１を動作テストす
るにあたっては、ウェハース上でプローブカードを用い
て行う。すなわち、、そのプローブカードの針先３を半
導体チップ１の周辺に形成されたパッド２のすべてと接
触をとることにより、動作テストを行っている。
半導体装置のテスト状態斜視図である。図３に示すよう
に、半導体装置としての半導体チップ１を動作テストす
るにあたっては、ウェハース上でプローブカードを用い
て行う。すなわち、、そのプローブカードの針先３を半
導体チップ１の周辺に形成されたパッド２のすべてと接
触をとることにより、動作テストを行っている。
【０００５】
【発明が解決しようとする課題】上述した従来のウェハ
ース上に形成された半導体装置は、その電気的動作テス
トを行う際、ユーザが使用する場合と同様の配線を行う
必要があり、しかも形成した全パッドにプローブカード
の針を接触させるため、パッド数の増加，パッド面積の
縮小化，高密度配置化に応じて、その針も増加し、また
針の高密度配置も必要になってくる。
ース上に形成された半導体装置は、その電気的動作テス
トを行う際、ユーザが使用する場合と同様の配線を行う
必要があり、しかも形成した全パッドにプローブカード
の針を接触させるため、パッド数の増加，パッド面積の
縮小化，高密度配置化に応じて、その針も増加し、また
針の高密度配置も必要になってくる。
【０００６】これらは、すべてプローブカード作成技術
の微細化，費用の増大およびカードメンテナンスの困難
化等の原因になる。さらに、半導体装置のテスト時にお
いては、各パッドとの針圧ばらつきにより接触抵抗が不
安定となり、安定したテストが不可能になるという問題
がある。
の微細化，費用の増大およびカードメンテナンスの困難
化等の原因になる。さらに、半導体装置のテスト時にお
いては、各パッドとの針圧ばらつきにより接触抵抗が不
安定となり、安定したテストが不可能になるという問題
がある。
【０００７】本発明の目的は、かかるプローブカード作
成を容易にし簡略化するとともに、安価に且つ安定した
テストを実現することのできる半導体装置を提供するこ
とにある。
成を容易にし簡略化するとともに、安価に且つ安定した
テストを実現することのできる半導体装置を提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
ウェハース上に形成される複数のパッドに共通して接続
される複数のテスト用パッド共通化回路を設け、動作テ
スト時には前記テスト用パッド共通化回路をテスト用選
択信号を用いて駆動することにより前記複数のパッドの
一部を共用化する一方、通常の使用時には前記複数のパ
ッドを互いに独立化させるように構成される。
ウェハース上に形成される複数のパッドに共通して接続
される複数のテスト用パッド共通化回路を設け、動作テ
スト時には前記テスト用パッド共通化回路をテスト用選
択信号を用いて駆動することにより前記複数のパッドの
一部を共用化する一方、通常の使用時には前記複数のパ
ッドを互いに独立化させるように構成される。
【０００９】また、本発明の半導体装置における前記複
数のテスト用パッド共通化回路の各々は、第１の入力端
子およびセレクト端子に接続される第１のＡＮＤゲート
と、前記セレクト端子に接続されるインバータと、前記
インバータの出力および第２の入力端子に接続される第
２のＡＮＤゲートと、前記第１，第２のＡＮＤゲートの
出力を２入力とするＯＲゲートとで構成し、前記セレク
ト端子からの選択信号により前記第１，第２の入力端子
の信号を前記ＯＲゲートの出力端子に出力するように構
成される。
数のテスト用パッド共通化回路の各々は、第１の入力端
子およびセレクト端子に接続される第１のＡＮＤゲート
と、前記セレクト端子に接続されるインバータと、前記
インバータの出力および第２の入力端子に接続される第
２のＡＮＤゲートと、前記第１，第２のＡＮＤゲートの
出力を２入力とするＯＲゲートとで構成し、前記セレク
ト端子からの選択信号により前記第１，第２の入力端子
の信号を前記ＯＲゲートの出力端子に出力するように構
成される。
【００１０】さらに、本発明の半導体装置における前記
複数のテスト用パッド共通化回路のうち、第１のテスト
用パッド共通化回路は、第１の入力端子およびセレクト
端子に接続される第１のＡＮＤゲートと、前記セレクト
端子に接続される第１のインバータと、前記第１のイン
バータの出力および第２の入力端子に接続される第２の
ＡＮＤゲートと、前記第１，第２のＡＮＤゲートの出力
を２入力とする第１のＯＲゲートとで構成し、第２のテ
スト用パッド共通化回路は、前記第１の入力端子および
前記セレクト端子に接続される第３のＡＮＤゲートと、
前記セレクト端子に接続される第２のインバータと、前
記第２のインバータの出力および第３の入力端子に接続
される第４のＡＮＤゲートと、前記第３，第４のＡＮＤ
ゲートの出力を２入力とする第２のＯＲゲートとで構成
し、前記セレクト端子からの選択信号により前記第１，
第２の入力端子の信号を前記第１のＯＲゲートの出力端
子に出力する一方、前記第１，第３の入力端子の信号を
前記第２のＯＲゲートの出力端子に出力するように構成
される。
複数のテスト用パッド共通化回路のうち、第１のテスト
用パッド共通化回路は、第１の入力端子およびセレクト
端子に接続される第１のＡＮＤゲートと、前記セレクト
端子に接続される第１のインバータと、前記第１のイン
バータの出力および第２の入力端子に接続される第２の
ＡＮＤゲートと、前記第１，第２のＡＮＤゲートの出力
を２入力とする第１のＯＲゲートとで構成し、第２のテ
スト用パッド共通化回路は、前記第１の入力端子および
前記セレクト端子に接続される第３のＡＮＤゲートと、
前記セレクト端子に接続される第２のインバータと、前
記第２のインバータの出力および第３の入力端子に接続
される第４のＡＮＤゲートと、前記第３，第４のＡＮＤ
ゲートの出力を２入力とする第２のＯＲゲートとで構成
し、前記セレクト端子からの選択信号により前記第１，
第２の入力端子の信号を前記第１のＯＲゲートの出力端
子に出力する一方、前記第１，第３の入力端子の信号を
前記第２のＯＲゲートの出力端子に出力するように構成
される。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】図１は本発明の一実施の形態を説明するた
めの半導体装置のパッド周辺の回路図である。図１に示
すように、本実施の形態の半導体装置は半導体製品の入
力部に追加する回路であり、その特徴はウェハース上に
形成される複数のパッドＸ１，Ｘ２およびＸ３，Ｘ４に
共通して接続される複数の同一構成のテスト用パッド共
通化回路１Ａ，１Ｂを設けることにある。。これらテス
ト用パッド共通化回路１Ａ，１Ｂの各々は、第１の入力
端子Ｘ１あるいはＸ３およびセレクト端子Ｓに接続され
る第１のＡＮＤゲート２と、セレクト端子Ｓに接続され
るインバータ３と、このインバータ３の出力および第２
の入力端子Ｘ２あるいはＸ４に接続される第２のＡＮＤ
ゲート４と、これらのＡＮＤゲート２，４の出力を２入
力とするＯＲゲート５とを備えている。これら第１の入
力端子Ｘ１あるいはＸ３はそれぞれ半導体内部回路に接
続する端子Ｙ１あるいはＹ３に直接接続され、テスト用
パッド共通化回路１Ａ，１ＢのＯＲゲート５の出力が半
導体内部回路に接続する端子Ｙ２あるいはＹ４に接続さ
れる。
めの半導体装置のパッド周辺の回路図である。図１に示
すように、本実施の形態の半導体装置は半導体製品の入
力部に追加する回路であり、その特徴はウェハース上に
形成される複数のパッドＸ１，Ｘ２およびＸ３，Ｘ４に
共通して接続される複数の同一構成のテスト用パッド共
通化回路１Ａ，１Ｂを設けることにある。。これらテス
ト用パッド共通化回路１Ａ，１Ｂの各々は、第１の入力
端子Ｘ１あるいはＸ３およびセレクト端子Ｓに接続され
る第１のＡＮＤゲート２と、セレクト端子Ｓに接続され
るインバータ３と、このインバータ３の出力および第２
の入力端子Ｘ２あるいはＸ４に接続される第２のＡＮＤ
ゲート４と、これらのＡＮＤゲート２，４の出力を２入
力とするＯＲゲート５とを備えている。これら第１の入
力端子Ｘ１あるいはＸ３はそれぞれ半導体内部回路に接
続する端子Ｙ１あるいはＹ３に直接接続され、テスト用
パッド共通化回路１Ａ，１ＢのＯＲゲート５の出力が半
導体内部回路に接続する端子Ｙ２あるいはＹ４に接続さ
れる。
【００１３】動作テスト時にはこのテスト用パッド共通
化回路１Ａ，１Ｂをテスト用選択信号Ｓを用いて駆動
し、パッドＸ１，Ｘ２あるいはＸ３，Ｘ４からの信号を
端子Ｙ２あるいはＹ４に出力する。すなわち、複数のパ
ッドの一部を共用化する。一方、通常の使用時にはこれ
ら複数のパッドＸ１〜Ｘ４を互いに独立化させ、それぞ
れ端子Ｙ１〜Ｙ４とのみ接続するようにしている。
化回路１Ａ，１Ｂをテスト用選択信号Ｓを用いて駆動
し、パッドＸ１，Ｘ２あるいはＸ３，Ｘ４からの信号を
端子Ｙ２あるいはＹ４に出力する。すなわち、複数のパ
ッドの一部を共用化する。一方、通常の使用時にはこれ
ら複数のパッドＸ１〜Ｘ４を互いに独立化させ、それぞ
れ端子Ｙ１〜Ｙ４とのみ接続するようにしている。
【００１４】以下、プローブカードを用いた具体的な動
作テストについて説明する。
作テストについて説明する。
【００１５】まず、ウェハース上で半導体装置の電気的
動作テストを行う場合、端子Ｓに″Ｈ″信号を入力し、
プローブカードの針をパッドＸ１，Ｘ３のみに当てる。
このとき、Ｙ１，Ｙ２には共にＸ１の信号が入力され、
またＹ３，Ｙ４には共にＸ３の信号が入力されるので、
Ｙ１又はＹ２に接続される内部回路のテストを行う場合
にはパッドＸ１に信号を供給してそれぞれの回路の出力
からパス／フェイル判断をし、またＹ３又はＹ４に接続
される内部回路のテストを行う場合にはパッドＸ３に信
号を供給してそれぞれの回路の出力からパス／フェイル
判断を行う。
動作テストを行う場合、端子Ｓに″Ｈ″信号を入力し、
プローブカードの針をパッドＸ１，Ｘ３のみに当てる。
このとき、Ｙ１，Ｙ２には共にＸ１の信号が入力され、
またＹ３，Ｙ４には共にＸ３の信号が入力されるので、
Ｙ１又はＹ２に接続される内部回路のテストを行う場合
にはパッドＸ１に信号を供給してそれぞれの回路の出力
からパス／フェイル判断をし、またＹ３又はＹ４に接続
される内部回路のテストを行う場合にはパッドＸ３に信
号を供給してそれぞれの回路の出力からパス／フェイル
判断を行う。
【００１６】このように、従来はＸ１〜Ｘ４の４つのパ
ッドすべてに針を当てるプローブカードが必要であった
ものが、本実施の形態においては、Ｘ１，Ｘ３の２つの
パッドのみに針を当てるプローブカードで良いことにな
る。すなわち、パッドＸ１〜Ｘｎについて同様な回路を
使用した場合、パッドに当てるプローブカードの針の数
はｎ本からｎ／２本に減少させることができる。尚、こ
のとき、Ｙ１，Ｙ２あるいはＹ３，Ｙ４には同時に信号
が入力され、それに伴ない２系統の出力が有るので、そ
れぞれの回路を使用する場合には他方の回路の出力をマ
スクするプログラムが必要になる。
ッドすべてに針を当てるプローブカードが必要であった
ものが、本実施の形態においては、Ｘ１，Ｘ３の２つの
パッドのみに針を当てるプローブカードで良いことにな
る。すなわち、パッドＸ１〜Ｘｎについて同様な回路を
使用した場合、パッドに当てるプローブカードの針の数
はｎ本からｎ／２本に減少させることができる。尚、こ
のとき、Ｙ１，Ｙ２あるいはＹ３，Ｙ４には同時に信号
が入力され、それに伴ない２系統の出力が有るので、そ
れぞれの回路を使用する場合には他方の回路の出力をマ
スクするプログラムが必要になる。
【００１７】つぎに、ウェハースからそれぞれの半導体
チップを分離した後は、全パッドに配線をボンディング
する必要があるため、その後のテストあるいはユーザの
使用時には、端子Ｓに″Ｌ″信号を入力してやれば良
く、その場合にはパッドＸ１〜Ｘ４の信号はそれぞれ直
接端子Ｙ１〜Ｙ４に出力される。
チップを分離した後は、全パッドに配線をボンディング
する必要があるため、その後のテストあるいはユーザの
使用時には、端子Ｓに″Ｌ″信号を入力してやれば良
く、その場合にはパッドＸ１〜Ｘ４の信号はそれぞれ直
接端子Ｙ１〜Ｙ４に出力される。
【００１８】要するに、かかる実施の形態においては、
Ｙ１，Ｙ２およびＹ３，Ｙ４に接続される内部回路は互
いに干渉せずに独立した回路であり、パッドの減少はテ
スト時に有効になる。
Ｙ１，Ｙ２およびＹ３，Ｙ４に接続される内部回路は互
いに干渉せずに独立した回路であり、パッドの減少はテ
スト時に有効になる。
【００１９】同様に、端子Ｙ１〜Ｙ４を半導体製品の出
力パッドとし、端子Ｘ１〜Ｘ４を内部回路に接続される
出力部とした場合にも、パッドに接触するプローブカー
ドの針の数を低減することが可能である。
力パッドとし、端子Ｘ１〜Ｘ４を内部回路に接続される
出力部とした場合にも、パッドに接触するプローブカー
ドの針の数を低減することが可能である。
【００２０】図２は本発明の他の実施の形態を説明する
ための半導体装置のパッド周辺の回路図である。図２に
示すように、本実施の形態も図１の場合と同様である
が、ここでは複数のテスト用パッド共通化回路１Ａ，１
Ｂのうち、第１のテスト用パッド共通化回路１Ａは、第
１の入力端子Ｘ１およびセレクト端子Ｓに接続される第
１のＡＮＤゲート２と、セレクト端子Ｓに接続される第
１のインバータ３Ａと、この第１のインバータ３Ａの出
力および第２の入力端子Ｘ２に接続される第２のＡＮＤ
ゲート４Ａと、これらのＡＮＤゲート２Ａ，４Ａの出力
を２入力とする第１のＯＲゲート５Ａとで構成し、第２
のテスト用パッド共通化回路１Ｂは、第１の入力端子Ｘ
１およびセレクト端子Ｓに接続される第３のＡＮＤゲー
ト２Ｂと、セレクト端子Ｓに接続される第２のインバー
タ３Ｂと、この第２のインバータ３Ｂの出力および第３
の入力端子Ｘ３に接続される第４のＡＮＤゲート４Ｂ
と、これらのＡＮＤゲート２Ｂ，４Ｂの出力を２入力と
する第２のＯＲゲート５Ｂとで構成するものである。こ
れにより、セレクト端子Ｓからの選択信号を用いて第
１，第２の入力端子Ｘ１，Ｘ２の信号を第１のＯＲゲー
ト５Ａの出力端子Ｙ２に出力する一方、第１，第３の入
力端子Ｘ１，Ｘ３の信号を第２のＯＲゲート５Ｂの出力
端子Ｙ３に出力することができる。
ための半導体装置のパッド周辺の回路図である。図２に
示すように、本実施の形態も図１の場合と同様である
が、ここでは複数のテスト用パッド共通化回路１Ａ，１
Ｂのうち、第１のテスト用パッド共通化回路１Ａは、第
１の入力端子Ｘ１およびセレクト端子Ｓに接続される第
１のＡＮＤゲート２と、セレクト端子Ｓに接続される第
１のインバータ３Ａと、この第１のインバータ３Ａの出
力および第２の入力端子Ｘ２に接続される第２のＡＮＤ
ゲート４Ａと、これらのＡＮＤゲート２Ａ，４Ａの出力
を２入力とする第１のＯＲゲート５Ａとで構成し、第２
のテスト用パッド共通化回路１Ｂは、第１の入力端子Ｘ
１およびセレクト端子Ｓに接続される第３のＡＮＤゲー
ト２Ｂと、セレクト端子Ｓに接続される第２のインバー
タ３Ｂと、この第２のインバータ３Ｂの出力および第３
の入力端子Ｘ３に接続される第４のＡＮＤゲート４Ｂ
と、これらのＡＮＤゲート２Ｂ，４Ｂの出力を２入力と
する第２のＯＲゲート５Ｂとで構成するものである。こ
れにより、セレクト端子Ｓからの選択信号を用いて第
１，第２の入力端子Ｘ１，Ｘ２の信号を第１のＯＲゲー
ト５Ａの出力端子Ｙ２に出力する一方、第１，第３の入
力端子Ｘ１，Ｘ３の信号を第２のＯＲゲート５Ｂの出力
端子Ｙ３に出力することができる。
【００２１】すなわち、図１の場合と同様に、ウェハー
ス上で半導体装置の電気的動作テストを行う場合、端子
Ｓに″Ｈ″信号を入力し、プローブカードの針をパッド
Ｘ１のみに当てる。このとき、内部回路への接続端子Ｙ
１，Ｙ２，Ｙ３には共にパッドＸ１の信号が入力される
ので、端子Ｙ１〜Ｙ３に接続される内部回路のテストを
行う場合には、パッドＸ１に信号を入力し、それぞれの
回路の出力からパス／フェイル判断をする。これによ
り、テストに際しては、従来パッドＸ１〜Ｘ３の３つの
パッドに針をあてるプローブカードが必要であったの
を、１／３に相当する１つのパッドにのみ針をあてるプ
ローブカードで可能になる。
ス上で半導体装置の電気的動作テストを行う場合、端子
Ｓに″Ｈ″信号を入力し、プローブカードの針をパッド
Ｘ１のみに当てる。このとき、内部回路への接続端子Ｙ
１，Ｙ２，Ｙ３には共にパッドＸ１の信号が入力される
ので、端子Ｙ１〜Ｙ３に接続される内部回路のテストを
行う場合には、パッドＸ１に信号を入力し、それぞれの
回路の出力からパス／フェイル判断をする。これによ
り、テストに際しては、従来パッドＸ１〜Ｘ３の３つの
パッドに針をあてるプローブカードが必要であったの
を、１／３に相当する１つのパッドにのみ針をあてるプ
ローブカードで可能になる。
【００２２】また、全パッドに配線をボンディングした
後は、セレクト端子Ｓに″Ｌ″を入力することにより、
パッドＸ１〜Ｘ３の信号は直接内部端子Ｙ１〜Ｙ３に出
力され、通常のテストおよび使用が可能になる。
後は、セレクト端子Ｓに″Ｌ″を入力することにより、
パッドＸ１〜Ｘ３の信号は直接内部端子Ｙ１〜Ｙ３に出
力され、通常のテストおよび使用が可能になる。
【００２３】尚、図２の場合も、入力側に用いるだけで
なく、出力側に用いても同様に実現することができる。
なく、出力側に用いても同様に実現することができる。
【００２４】
【発明の効果】以上説明したように、本発明の半導体装
置は、ウェハース上に形成される複数のパッドに共通し
て接続される複数のテスト用パッド共通化回路を設け、
その回路をテスト用選択信号を用いて駆動することによ
り、必要時にのみ１つの端子を２つ以上に割り付けるこ
とができるので、内部回路等の電気的動作テストに使用
するパッドの数を減少させることが出来、測定時に使用
するプローブカードの針の数を削減し小型化を実現する
とともに、針の配置密度を緩和できるので、プローブカ
ードを安価に製造できるという効果がある。
置は、ウェハース上に形成される複数のパッドに共通し
て接続される複数のテスト用パッド共通化回路を設け、
その回路をテスト用選択信号を用いて駆動することによ
り、必要時にのみ１つの端子を２つ以上に割り付けるこ
とができるので、内部回路等の電気的動作テストに使用
するパッドの数を減少させることが出来、測定時に使用
するプローブカードの針の数を削減し小型化を実現する
とともに、針の配置密度を緩和できるので、プローブカ
ードを安価に製造できるという効果がある。
【００２５】また、本発明の半導体装置は、内部回路の
テスト時に用いるプローブカードの針の数を削減できる
ので、それぞれのパッドと針との針圧ばらつきを低減で
き、安定したプロービングを可能にするだけでなく、テ
ストそのものの安定化を実現できるという効果がある。
テスト時に用いるプローブカードの針の数を削減できる
ので、それぞれのパッドと針との針圧ばらつきを低減で
き、安定したプロービングを可能にするだけでなく、テ
ストそのものの安定化を実現できるという効果がある。
【図１】本発明の一実施の形態を説明するための半導体
装置のパッド周辺の回路図である。
装置のパッド周辺の回路図である。
【図２】本発明の他の実施の形態を説明するための半導
体装置のパッド周辺の回路図である。
体装置のパッド周辺の回路図である。
【図３】従来の一例を説明するための半導体装置のテス
ト状態斜視図である。
ト状態斜視図である。
１Ａ，１Ｂ テスト用パッド共通化回路 ２，４ ＡＮＤゲート ３ インバータ ５ ＯＲゲート Ｘ１〜Ｘ４ パッド Ｙ１〜Ｙ４ 内部接続端子
Claims (3)
- 【請求項１】 ウェハース上に形成される複数のパッド
に共通して接続される複数のテスト用パッド共通化回路
を設け、動作テスト時には前記テスト用パッド共通化回
路をテスト用選択信号を用いて駆動することにより前記
複数のパッドの一部を共用化する一方、通常の使用時に
は前記複数のパッドを互いに独立化させることを特徴と
する半導体装置。 - 【請求項２】 前記複数のテスト用パッド共通化回路の
各々は、第１の入力端子およびセレクト端子に接続され
る第１のＡＮＤゲートと、前記セレクト端子に接続され
るインバータと、前記インバータの出力および第２の入
力端子に接続される第２のＡＮＤゲートと、前記第１，
第２のＡＮＤゲートの出力を２入力とするＯＲゲートと
で構成し、前記セレクト端子からの選択信号により前記
第１，第２の入力端子の信号を前記ＯＲゲートの出力端
子に出力する請求項１記載の半導体装置。 - 【請求項３】 前記複数のテスト用パッド共通化回路の
うち、第１のテスト用パッド共通化回路は、第１の入力
端子およびセレクト端子に接続される第１のＡＮＤゲー
トと、前記セレクト端子に接続される第１のインバータ
と、前記第１のインバータの出力および第２の入力端子
に接続される第２のＡＮＤゲートと、前記第１，第２の
ＡＮＤゲートの出力を２入力とする第１のＯＲゲートと
で構成し、第２のテスト用パッド共通化回路は、前記第
１の入力端子および前記セレクト端子に接続される第３
のＡＮＤゲートと、前記セレクト端子に接続される第２
のインバータと、前記第２のインバータの出力および第
３の入力端子に接続される第４のＡＮＤゲートと、前記
第３，第４のＡＮＤゲートの出力を２入力とする第２の
ＯＲゲートとで構成し、前記セレクト端子からの選択信
号により前記第１，第２の入力端子の信号を前記第１の
ＯＲゲートの出力端子に出力する一方、前記第１，第３
の入力端子の信号を前記第２のＯＲゲートの出力端子に
出力する請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07250616A JP3130769B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07250616A JP3130769B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0992787A true JPH0992787A (ja) | 1997-04-04 |
| JP3130769B2 JP3130769B2 (ja) | 2001-01-31 |
Family
ID=17210511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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-
1995
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