CN1296999C - 具有缩短的焊盘间距的半导体集成电路 - Google Patents

具有缩短的焊盘间距的半导体集成电路 Download PDF

Info

Publication number
CN1296999C
CN1296999C CNB031311962A CN03131196A CN1296999C CN 1296999 C CN1296999 C CN 1296999C CN B031311962 A CNB031311962 A CN B031311962A CN 03131196 A CN03131196 A CN 03131196A CN 1296999 C CN1296999 C CN 1296999C
Authority
CN
China
Prior art keywords
pad
semiconductor integrated
integrated circuit
pads
size
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB031311962A
Other languages
English (en)
Other versions
CN1482679A (zh
Inventor
鴫原武夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1482679A publication Critical patent/CN1482679A/zh
Application granted granted Critical
Publication of CN1296999C publication Critical patent/CN1296999C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2884Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0555Shape
    • H01L2224/05552Shape in top view
    • H01L2224/05553Shape in top view being rectangular
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01076Osmium [Os]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

一种半导体集成电路包括具有第一尺寸的多个第一焊盘;具有比第一尺寸更小的第二尺寸的多个第二焊盘;开关电路,在第一开关状态中把第一焊盘连接到各个第一核心电路,以及在第二开关状态中把第一焊盘连接到各个第二核心电路,该第二核心电路被连接到第二焊盘,其中第一焊盘和第二焊盘相混合并且排列为直线。

Description

具有缩短的焊盘间距的半导体集成电路
对相关申请的交叉引用
本发明基于并要求在2002年5月15日递交的日本专利申请No.2002-140078号专利的优先权,通过引用把该专利的全部内容包含于此。
技术领域
本发明一般涉及半导体集成电路,特别涉及具有直线排列的焊盘的半导体集成电路。
背景技术
LSI(大规模集成电路)具有用于与外部之间输入/输出信号的焊盘。当单个LSI芯片需要具有增加的功能时,由于信号输入/输出的数目增加而导致焊盘的数目也增加。当芯片尺寸随着电路密度的提高而减小时,由于芯片尺寸减小而需要减小焊盘的尺寸和间距。
具体来说,大量信号输入/输出被提供在一个驱动液晶显示面板的驱动器IC等等中,导致大量焊盘被以短间隔设置在单个LSI芯片上。这些焊盘通常被设置为线型(例如形成一条直线)。
图1为示出在例如用于驱动液晶显示面板的驱动器IC这样的LSI上的焊盘排列的示意图。
在图1中所示的LSI芯片10上,多个焊盘11被排列为直线,以形成两行。图2为示出焊盘11的尺寸和分布的一个例子的示意图。
如图2中所示,焊盘11具有70微米乘以35微米的矩形形状,并且以15微米为间隔而设置。当把间距定义为在相邻焊盘的中央之间的距离时,它为50微米。
在工厂中制造的LSI受到测试,作为在发货前的检查操作。在这种测试中,探针与一个以上的焊盘相接触,以检测对应于所需测试信号的输入/输出信号。根据输出信号,检测LSI的操作是否正常。
探针具有大约15微米的直径,并且定位一般具有至少5微米范围内的误差。当探针与一个焊盘相接触时,需要可靠接触。否则,接触不良将导致测试的失败。因此,如图2中所示,大约35微米的焊盘尺寸和大约50微米的焊盘间距接近于保持可靠接触并且避免与相邻焊盘错误接触的极限。探针必须制作为较细,以用于更窄的间距。但是由于与探针的耐用性相关的问题,这样做是不可取的。
相应地,需要一种半导体集成电路,其具有比按照用探针进行正确的测量所需间隔更窄的间隔而设置的焊盘,但是提供使得探针与焊盘可靠接触的一种机构。
发明内容
本发明的一个目的是提供一种半导体集成电路,其基本避免由于现有技术的限制和缺点所造成的一个或多个问题。
本发明的特点和优点将下面的描述中给出,并且从该描述和附图中变得显而易见,或者可以通过根据在该描述中所提供的教导在实现本发明中而习得。本发明的目的以及其他特点和优点将通过在本说明书中完整、清楚、简明和确切的术语使得本领域的普通技术人员可以实现本发明的半导体集成电路而达到和获得。
为了达到根据本发明的目的的这些和其他优点,本发明提供一种半导体集成电路,其中包括具有第一尺寸的多个第一焊盘;具有比第一尺寸更小的第二尺寸的多个第二焊盘;开关电路,在第一开关状态中把第一焊盘连接到各个第一核心电路,以及在第二开关状态中把第一焊盘连接到各个第二核心电路,该第二核心电路被连接到第二焊盘,其中第一焊盘和第二焊盘相混合并且排列为直线。
在上述半导体集成电路中,两种焊盘相混合并且排列为直线,一种为用于探针接触的第一焊盘,其具有使得探针可靠地正确接触的宽度,并且另一种是具有更窄宽度的第二焊盘。与当排列为直线的所有焊盘具有与用于探针接触的焊盘相同的宽度的情况相比,则可以通过缩短焊盘间距的增加焊盘密度。另外,该开关电路被提供使得对应于具有更窄宽度的第二焊盘的输入/输出信号通过用于探针接触的第一焊盘而输入/输出。在测试操作过程中,探针与用于探针接触的焊盘相接触,并且开关电路的开关状态被控制,使得对应于较窄焊盘以及用于探针接触的焊盘的所有信号被通过用于探针接触的焊盘而输入/输出。按照这种方式,在该半导体集成电路上的焊盘的间距被缩短,以增加信号输入/输出的带宽,并且保持探针与焊盘之间的可靠接触。
从下文结合附图的详细描述中本发明的其他目的和特点将变得清楚。
附图说明
图1为示出在例如用于驱动液晶显示面板的驱动器IC这样的LSI上的焊盘排列的示意图;
图2为示出图1中所示的焊盘的尺寸和分布的一个例子的示意图;
图3为示出在根据本发明的半导体集成电路上的焊盘排列的示意图;
图4为在图3中所示的第一焊盘和第二焊盘的尺寸和分布的一个例子;
图5为示出在根据本发明的半导体集成电路中提供的信号开关机构的电路图;
图6为示出根据本发明的半导体集成电路上的焊盘排列的一种变型的示意图;以及
图7为示出根据本发明的半导体集成电路中提供的信号开关机构的另一个例子的电路图。
具体实施方式
在下文中,将参照附图描述本发明的实施例。
图3为示出在根据本发明的半导体集成电路上的焊盘排列的示意图。图3的半导体集成电路20为驱动例如液晶显示面板的驱动器IC等等。多个第一焊盘21和多个第二焊盘22被交替排列以形成一条直线,并且按照这种方式形成两行。图4为第一焊盘21和第二焊盘22的尺寸和分布的一个例子。
如图4中所示,每个第一焊盘21具有70微米乘以35微米的矩形形状。第二焊盘22小于第一焊盘21,并且分别具有70微米乘以25微米的矩形形状。第一焊盘21和第二焊盘22被交替放置,使得第一焊盘21接着第二焊盘22。相邻焊盘之间的间隔为15微米。当把间距定义为焊盘21的中央与焊盘22的中央之间的距离时,该间距为45微米。
在本发明的半导体集成电路20中,具有这种尺寸以保证与探针可靠接触的焊盘(例如,35微米的宽度)和更小的焊盘(例如,25微米的宽度)被交替的排列为直线。在这种情况中,难以保证与25微米宽度的更小焊盘正确接触。对于焊盘之间45微米的短间距,也难以避免探针与相邻位置的一个错误焊盘相接触。相应地,极其难以实现探针与焊盘之间的一一对应接触。
在本发明中,第一焊盘21(35微米的宽度)被提供为由探针接触的对象,并且第二焊盘22(25微米的宽度)不被用于测试该半导体集成电路。但是,需要在测试过程中检测从第二焊盘22输出的信号。考虑到这种情况,在LSI中提供一种信号开关机构,以把第二焊盘22的信号提供到第一焊盘21。
图5为示出在根据本发明的半导体集成电路中提供的信号开关机构的电路图。
如图5中所示,本发明的半导体集成电路20包括第一焊盘21、第二焊盘22和开关信号焊盘30、开关控制电路31、作为信号开关机构的多个开关电路32、多个输出缓冲器33-1至33-6、以及各种核心电路34-4至34-6。从核心电路34-1至34-6提供的信号被作为输出信号通过输出缓冲器33-1至33-6提供到第一焊盘21和第二焊盘22。尽管图5仅仅示出对应于6个输出焊盘的电路部分,但是如图3中所示一般提供6个以上的焊盘,每个这种输出焊盘具有与图5中所示相同的结构。
一个第一焊盘21与对应的一个第二焊盘22相配对。为每一对提供一个开关电路32。由开关控制电路31控制开关电路32以切换其状态,使得第一焊盘21在第一开关状态连接到A节点,并且在第二开关状态连接到B节点。因此,在第一开关状态中,从核心电路34-1、34-3和34-5输出的信号被提供到第一焊盘21的并且从核心电路34-2、34-4和34-6输出的信号被提供到第二焊盘22。在第二开关状态中,从核心电路34-2、34-4和34-6输出的信号被提供到第一焊盘21和第二焊盘22。
第一开关状态被用于半导体集成电路20的例行操作和正常操作时,从而通过保持一一对应,核心电路的输出信号被从各个焊盘输出到外部。
如图5中所示,在半导体集成电路20的测试操作时,多个探针40同时与第一焊盘的21相接触。其中一个探针40与开关信号焊盘30相接触。施加到开关信号焊盘30的电平被改变以控制开关控制电路31的操作。该开关控制电路31把开关电路32的开关状态设置为第一开关状态和第二开关状态。
在半导体集成电路20的测试操作过程中,第一开关状态被用于利用检测该输出信号的探针40把核心电路34-1、34-3和34-5的输出信号提供到第一焊盘21。另外,第二开关状态被用于利用检测该输出信号的探针40把核心电路34-2、34-4和34-6的输出信号提供到第一焊盘21。
随着探针40在测试操作过程中保持与第一焊盘21相接触,因此,不但对应于第一焊盘21的信号被检测,而且属于第二焊盘22的信号也被检测。在图5中,第一焊盘21和第二焊盘22把输出信号从核心电路传送到外部。另外,成对焊盘21和焊盘22之一或者一同可以被配置为把从外部输入的信号传送到该核心电路。不用说,按照与上文所述相同的方式进行由开关控制电路31和开关电路32切换信号。在这种情况中,接收从外部输入信号的电路部分被提供有输入缓冲器,取代图5中所示的输出缓冲器。
图6为示出在根据本发明的半导体集成电路上的焊盘排列的一种变型的示意图。
根据本发明的焊盘排列不限于具有不同尺寸交替排列的两种焊盘。如图6中所示,例如,具有不同尺寸的两种焊盘21和23可以排列为直线,使得两个或多个较窄焊盘23(在图6中为6个)被插入在具有使得探针能够可靠接触的尺寸(例如,35微米的宽度)的焊盘21之间。焊盘23可以与图4中所示的第二焊盘22的尺寸相同,或者可以更窄。而如果对每个焊盘21提供两个焊盘23,则开关电路32A可以用于有选择地把一个开关连接到如图7中所示的3个节点之一。开关电路32A在第一至第三开关状态之一中,该第三开关状态对应于把焊盘21通过节点C将分别连接到节点A。
在图6中,相同数目的焊盘23被插入在任何两个相邻焊盘21之间。但是,插入在相邻焊盘21之间的焊盘23的数目可以在不同的位置互不相同。另外,焊盘23的尺寸(宽度)不一定为常量。
按照这种方式,本发明混合两种焊盘并且把它们排列为直线,一种为具有使得探针能够可靠接触的宽度(例如,35微米)的用于探针接触的焊盘,并且另一种为具有较窄宽度的焊盘。这样与当排列为直线所有焊盘具有与用于探针接触的焊盘相同的宽度时相比,通过减小焊盘间距可以增加焊盘密度。另外,开关电路被提供使得对应于较窄焊盘的输入/输出信号通过用于探针接触的焊盘而输入/输出。在测试操作过程中,探针与用于探针接触的焊盘相接触,并且开关电路的开关状态被控制,使得对应于包括用于探针接触的焊盘和较窄焊盘在内的所有焊盘的信号通过用于探针接触的焊盘而输入/输出。按照这种方式,在半导体集成电路上的焊盘间距被缩短,以增加信号输入/输出的带宽,并且保持探针与焊盘之间的可靠接触。
另外,本发明不限于这些实施例,而是可以作出各种变型和改变而不脱离本发明的范围。

Claims (10)

1.一种半导体集成电路,其中包括:
具有第一尺寸的多个第一焊盘;
具有比第一尺寸更小的第二尺寸的多个第二焊盘;
开关电路,在第一开关状态中把第一焊盘连接到各个第一核心电路,以及在第二开关状态中把第一焊盘连接到各个第二核心电路,所述第二核心电路被连接到第二焊盘,其中所述第一焊盘和所述第二焊盘相混合并且排列为直线。
2.根据权利要求1所述的半导体集成电路,其中进一步包括:
多个第三焊盘,其具有比第一尺寸更小的第三尺寸,所述第三焊盘与所述第一焊盘和所述第二焊盘相混合并且排列为直线,其中在第三开关状态中,所述开关电路把所述第一焊盘连接到各个第三核心电路,所述第三核心电路被连接到所述第三焊盘。
3.根据权利要求1所述的半导体集成电路,其中所述第一焊盘和所述第二焊盘依次排列。
4.根据权利要求1所述的半导体集成电路,其中所述第一焊盘具有这样的尺寸,使得用于测试目的的探针保持与所述第一焊盘可靠地接触。
5.根据权利要求4所述的半导体集成电路,其中所述第一焊盘具有至少35微米的宽度。
6.根据权利要求4所述的半导体集成电路,其中所述第二焊盘比使得探针保持与所述第二焊盘可靠接触所需的尺寸更小。
7.根据权利要求1所述的半导体集成电路,其中进一步包括:
第三焊盘;
开关控制电路,其响应输入到所述第三焊盘的信号控制所述开关电路的开关状态。
8.一种半导体集成电路,其中包括:
多个第一焊盘;
比所述第一焊盘更小的多个第二焊盘;
开关电路,其被控制以把所述第二焊盘连接到所述第一焊盘,其中所述第一焊盘和所述第二焊盘相混合并且排列为直线。
9.根据权利要求8所述的半导体集成电路,其中在测试操作过程中,所述开关电路把所述第二焊盘连接到所述第一焊盘。
10.根据权利要求8所述的半导体集成电路,其中所述第一焊盘的尺寸不大于为了测试的目的而保持探针与所述第一焊盘可靠接触所需的尺寸。
CNB031311962A 2002-05-15 2003-05-15 具有缩短的焊盘间距的半导体集成电路 Expired - Fee Related CN1296999C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP140078/2002 2002-05-15
JP2002140078A JP4313544B2 (ja) 2002-05-15 2002-05-15 半導体集積回路

Publications (2)

Publication Number Publication Date
CN1482679A CN1482679A (zh) 2004-03-17
CN1296999C true CN1296999C (zh) 2007-01-24

Family

ID=29416926

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031311962A Expired - Fee Related CN1296999C (zh) 2002-05-15 2003-05-15 具有缩短的焊盘间距的半导体集成电路

Country Status (5)

Country Link
US (1) US6849956B2 (zh)
JP (1) JP4313544B2 (zh)
KR (1) KR100933413B1 (zh)
CN (1) CN1296999C (zh)
TW (1) TWI223403B (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1487015B1 (en) * 2003-06-10 2011-05-04 STMicroelectronics Srl Semiconductor electronic device and method of manufacturing thereof
JP4592080B2 (ja) 2005-02-21 2010-12-01 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4813909B2 (ja) * 2006-01-31 2011-11-09 シャープ株式会社 集積回路およびそのテスト方法
KR100899664B1 (ko) 2007-01-10 2009-05-27 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 테스트 방법
JP2009239259A (ja) * 2008-03-04 2009-10-15 Elpida Memory Inc 半導体装置
CN101545942B (zh) * 2008-03-27 2013-05-08 矽创电子股份有限公司 用于测试连接垫的电路
TWI407348B (zh) * 2010-11-01 2013-09-01 Au Optronics Corp 接觸墊陣列
US8860448B2 (en) * 2011-07-15 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Test schemes and apparatus for passive interposers
CN102314009A (zh) * 2011-09-09 2012-01-11 深圳市华星光电技术有限公司 液晶显示模组及液晶显示面板
TWI463155B (zh) 2012-12-24 2014-12-01 Novatek Microelectronics Corp 具有薄膜覆晶封裝的電子裝置
CN103915416B (zh) * 2013-01-08 2016-12-28 联咏科技股份有限公司 具有薄膜覆晶封装的电子装置
CN104363700B (zh) * 2014-11-13 2018-02-13 深圳市华星光电技术有限公司 印刷电路板
TWI571642B (zh) * 2015-09-10 2017-02-21 新特系統股份有限公司 使用單一探針測試晶片的多個連接墊的測試裝置及方法
KR20210040531A (ko) 2019-10-04 2021-04-14 에스케이하이닉스 주식회사 와이어를 이용한 반도체 장치 및 스택형 반도체 패키지
CN111308815B (zh) * 2020-02-28 2023-04-18 上海中航光电子有限公司 阵列基板及显示面板
TWI747303B (zh) * 2020-05-29 2021-11-21 友達光電股份有限公司 測試電極組及測試系統

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63178538A (ja) * 1987-01-20 1988-07-22 Nec Corp 半導体集積回路装置
US4808844A (en) * 1986-04-17 1989-02-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
CN1111824A (zh) * 1993-12-21 1995-11-15 株式会社东芝 半导体集成电路装置
JPH08184646A (ja) * 1994-12-28 1996-07-16 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH0992787A (ja) * 1995-09-28 1997-04-04 Nec Yamaguchi Ltd 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63199439A (ja) 1987-02-16 1988-08-17 Hitachi Ltd 半導体集積回路装置
US5254482A (en) * 1990-04-16 1993-10-19 National Semiconductor Corporation Ferroelectric capacitor test structure for chip die
JPH0529457A (ja) * 1991-07-24 1993-02-05 Mitsubishi Electric Corp 半導体集積回路
JPH05166902A (ja) 1991-12-18 1993-07-02 Mitsubishi Electric Corp 半導体集積回路
JP3181000B2 (ja) * 1994-03-29 2001-07-03 ローム株式会社 半導体集積回路装置
JP2888755B2 (ja) * 1994-04-28 1999-05-10 株式会社メガチップス 半導体装置
US5521530A (en) * 1994-08-31 1996-05-28 Oki Semiconductor America, Inc. Efficient method and resulting structure for integrated circuits with flexible I/O interface and power supply voltages
JPH1022299A (ja) * 1996-07-08 1998-01-23 Oki Electric Ind Co Ltd 半導体集積回路
US5734661A (en) * 1996-09-20 1998-03-31 Micron Technology, Inc. Method and apparatus for providing external access to internal integrated circuit test circuits
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置
JP2001185680A (ja) * 1999-12-22 2001-07-06 Mitsubishi Electric Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4808844A (en) * 1986-04-17 1989-02-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JPS63178538A (ja) * 1987-01-20 1988-07-22 Nec Corp 半導体集積回路装置
CN1111824A (zh) * 1993-12-21 1995-11-15 株式会社东芝 半导体集成电路装置
JPH08184646A (ja) * 1994-12-28 1996-07-16 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH0992787A (ja) * 1995-09-28 1997-04-04 Nec Yamaguchi Ltd 半導体装置

Also Published As

Publication number Publication date
JP4313544B2 (ja) 2009-08-12
US20030214008A1 (en) 2003-11-20
KR20030089462A (ko) 2003-11-21
KR100933413B1 (ko) 2009-12-22
US6849956B2 (en) 2005-02-01
CN1482679A (zh) 2004-03-17
TWI223403B (en) 2004-11-01
JP2003332450A (ja) 2003-11-21
TW200402844A (en) 2004-02-16

Similar Documents

Publication Publication Date Title
CN1296999C (zh) 具有缩短的焊盘间距的半导体集成电路
KR100702003B1 (ko) 프로브 카드
TWI472780B (zh) 半導體裝置測試系統
KR100390747B1 (ko) 반도체칩, 반도체장치용 패키지, 프로브 카드 및 패키지 테스트 방법
KR101374965B1 (ko) 직렬 제어식 지능형 스위치들을 이용하여 디바이스를 테스트하는 방법 및 장치
CN1719275A (zh) 用于测试装置的平行校准系统
EP0414378B1 (en) An adapter for integrated circuit elements and a method using the adapter for testing assembled elements
JPH09229965A (ja) プローブユニット及びその調節方法
US20060236172A1 (en) Semiconductor device and method for testing the same
KR100342318B1 (ko) 필름 캐리어 테이프 및 그의 테스트방법
KR970007971B1 (ko) 반도체 집적회로 패키지용 테스트 장치
KR20040063576A (ko) 누설 전류 측정에 의한 반도체 장치의 출력핀들에 대한단락/단선 테스트 방법
KR100472700B1 (ko) 반도체 소자 테스트용 프로브 카드
KR100977060B1 (ko) 반도체칩 테스터용 프로브 카드와 이를 사용하는 테스터 및그 테스터를 이용한 반도체칩의 검사방법
CN110954804A (zh) 一种批量精确诊断cBit阵列故障的装置和方法
KR960013757B1 (ko) 집적회로장치 및 집적회로장치를 이용한 전자장치
JPH07159493A (ja) 半導体デバイスの検査方法
JPH10253717A (ja) 半導体集積回路装置
JP3586972B2 (ja) 半導体集積回路及びそのテスト方法
KR20060053978A (ko) 반도체 집적회로
JP3031086B2 (ja) 半導体装置の検査装置
KR20070017788A (ko) 미세 피치의 패드를 가진 집적회로, 집적회로 검사용프로브 카드 및 검사 방법
KR20020078494A (ko) 어레이 기판 테스트 방법
KR100505613B1 (ko) 반도체 메모리 장치의 번인 테스트용 인쇄회로기판
JPH0427134A (ja) 半導体dcパラメータ測定装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20081219

Address after: Tokyo, Japan

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa, Japan

Patentee before: Fujitsu Ltd.

ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081219

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kanagawa

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Kanagawa

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150526

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150526

Address after: Kanagawa

Patentee after: SOCIONEXT Inc.

Address before: Kanagawa

Patentee before: FUJITSU MICROELECTRONICS Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070124

Termination date: 20200515

CF01 Termination of patent right due to non-payment of annual fee