CN1111824A

CN1111824A - 半导体集成电路装置

Info

Publication number: CN1111824A
Application number: CN 94119571
Authority: CN
Inventors: 行川敏正; 大泽隆
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-12-21
Filing date: 1994-12-21
Publication date: 1995-11-15
Also published as: JPH07182859A; EP0660522A3; EP0660522A2

Abstract

本发明半导体集成电路装置，即使因动作模式不同使电连于端子上的内部信号线的数目发生了变化，连接端子的电学特性也不会发生显著的变化。该装置具备有多个焊盘2—1～2—4和设于每个焊盘上的缓冲区6—1～6—4。它还具备切换开关8，根据动作模式，把从1个缓冲器6—1～6—4输出的电信号切换到内部信号线10—1～10—4中的任一信号线或者切换到多条信号线进行传送。把开关8设于缓冲器装置6—1～6—4的后级。

Description

本发明涉及半导体集成路装置，特别是涉及在一个芯片上具有多种动作模式的半导体集成电路装置。

在现有技术中，在制作具有某种功能、且其芯片中具有微妙的不同的动作模式的半导体集成电路装置时，在该集成电路装置的制作过程中，一直是仅仅切换布线层来实现不同的动作模式。但是，为了使之对应于多种动作模式就必须进行许多的布线设计。另外，从造价方面来考虑，虽然仅仅是切换布线，也决不是一种好的方案。在使器件对应于多种动作模式这样的要求下，提出了这样的要求：仅仅在连接半导体器件的引出线（以下，称之为半导体器件的组装）的状态下进行动作模式的切换。

当在压焊状态或半导体器件组装状态下切换半导体器件的动作模式时，如图11（a）和（b）所示，人们研究出了单纯切换其连接状态的方式。然而，如图11（b）所示，当必须把一个半导体器件的外部信号线与内部信号线连接时，在这样连好的外部信号线上，将会连接上多个保护电路，使该端子与别的端子有不同的电学特性，比如输入阻抗增加等等。

这样一来，为了防止出现电学特性的不同，人们想出了一种方法：在保护电路之后与缓冲器之前设置因工作模式而切换的切换开关。图12（a）和（b）给出了这样的范例。

但在这种情况下，变成了一个端子上连接上了多个缓冲器，仍然是形成了电气特性的差异。另外，因为连接到切换开关上的信号线是本半导体器件之外的信号，所以，可以认为输入了使切换开关正常动作的电压范围之外的信号。

比如在图12（a）中，在用由N沟MOSFET形成的传输门（transfer gate）构成切换开关时，在外1（external1）上输入负电位的信号后，本应为关断态的传输门变成了导通态并影响到内2（inter-nal2）一侧的缓冲器，产生误动作。

或者，在图12（b）中，当给外1输入接近于缓冲器阈值的中间电位的信号时，具有这样的危险：两个缓冲器同时输出不同的信号。这是因为切换开关中的内部电阻使电压下降，送往两个缓冲器的输入信号电位出现了微妙的不同的缘故。

如上所述，当在不同的动作模式下，电连于连接端子上的内部信号线的数目变化时，连接端子的电气特性，例如，输入阻抗的增加等将会发生变化。为此，令人担心半导体集成电路装置将产生误动作。

本发明是鉴于上述各点而研究出来的，其目的是提供一种半导体集成电路装置，即使是在不同的动作模式下，电连于连接端子上的内部信号线的数目发生了变化，连接端子的电学特性也不会显著地变化。

为了实现上述目的，在本发明所涉及的半导体集成电路装置中，具有如下特征。该半导体集成电路装置具备多个连接端子和设于多个连接端子的每一连接端子上的、与连接端子电连的缓冲装置。还具备根据动作模式把从缓冲装置之一输出的电气信号切换到内部信号线之一或者多个内部信号线上以进行传送的切换传送装置。

应用具有上述构成的半导体集成电路装置，通过在多个连接端子的每一端子上所设置的缓冲装置的下一级设以切换传送装置，即便是在不同的动作模式下电连于连接端子上的内部信号线的数目产生了变化，连接端子的电学特性也不会显著地变化。而且，切换传送装置比缓冲装置还靠后，故切换传送装置误动作的危险也少了。

下边对附图进行简单说明。

图1是表示本发明的第1实施例所涉及的动态RAM的主要部分的结构图，其中图（a）-（c）分别给出了不同的动作模式时的状态。

图2是示意表示本发明的第1实施例所涉及的动态RAM的全体结构的结构图。

图3表示图1所示的保护电路的电路结构的电路图。

图4给出了示于图3的保护电路的输入信号和输出信号的关系。

图5是表示于图1的CAS缓冲器的电路结构的电路图。

图6给出了示于图5的CAS缓冲器的输入信号和输出信号的关系以及动作模式与动作模式信号的关系。

图7是表示示于图1的切换开关的电路结构的电路图。

图8是表示本发明的第2实施例所涉及的动态RAM的主要部分的结构图，图8（a）-图8（b）分别给出了在不同的动作模式下的状态。

图9是表示示于图8的WE缓冲器的电路结构的电路图。

图10是表示示于图8的切换开关8的电路结构的电路图。

图11是表示现有技术例的结构图，图11（a）-图11（b）分别示出了不同动作模式下的状态。

图12是表示另一个现有技术例的结构图。图12（a）-图12（b）分别示出了不同动作模式下的状态。

标号的说明

2-1～2-4…CAS焊盘;2′-1～2′-4…WE焊盘;4-1～4-4…保护电路;6-1～6′-4…CAS缓冲器;6′-1～6′-4…WE缓冲器;8′，8…切换开关电路;10-1～10-4…内部信号线;30，32…P沟MOSFET;34，36…N沟MOSFET;42，44…倒相器;46，48…N沟MOSFET;50…NOR;50，52，54，56…输入端子;60，62，64，66…倒相器;70-4输入NAND;72，74，76，78…2输入NAND;80，82，84，86，88，90，92，94…2输入NAND;96，98…动作模式信号输入端子;100，102，104，106…2输入NOR;110，112，114，116…3输入NAND。

下边，参照附图用实施例来说明本发明。

图1是示出了本发明的第1实施例所涉及的动态RAM的主要部分的结构图。图2是示意表示本发明的第1实施例所涉及的动态RAM的全体结构的结构图。

如图1所示，在半导体芯片中设有供给列地址选通（Column Address Strobe，CAS）信号的多个CAS焊盘2-1～2-4。CAS信号在半导体芯片的周围，有多条引出线，把端引到半导体装置封装之外，这些引出线的这些管脚的另一端则分别为连接上压焊丝的部分。在图1中，引出线的另一端部分用参考标号12-1～12-4图示出来，而压焊丝则用参考标号14-1～14-4画出。

CAS焊盘2-1～2-4上分别接有布线。这些布线分别经由保护电路4-1～4-4连接到CAS缓冲器6-1～6-4的输入上。各CAS缓冲器6-1～6-4的输出连接到切换开关电路8的输入上。切换开关电路8的输出分别连接到多条内部信号线10-1～10-4上。切换开关电路8是这样进行切换的：根据动作模式，把从一个CAS缓冲器输出的一个缓冲器输出的目的地传送到一条内部信号线上或者多条内部信号线上。切换开关电路8输出内部信号B_cas1-B_cas4（开头的B为表示倒相信号的B_ar（横杠）的缩写）。多条内部信号线10-1～10-4分别传送这些内部信号B_cas1-B_cas4。

图2示出了DRAM的概略结构。图中画出的DRAM是具有16个输入/输出焊盘的、X16位结构的DRAM。

内部信号B_cas1-B_cas4输入到数据缓冲器群16上并根据动作模式，控制数据的输出。

如图2所示，切换开关电路8，作为其他信号，还输出内部cas。此内部cas被输入到列地址缓冲器群18上，控制地址信号的取入时间。

如图1所示，在第1实施例所涉及的DRAM中，对BCAS来说，可以获求3个动作模式。

动作模式之一是用示于图1（a）的4个外部信号的BCAS1、BCAS2、BCAS3和BCAS4分别控制内部信号B_cas1、B_cas2、B_cas3和B_cas4的4CAS模式。在4CAS模式时，CAS焊盘2-1～2-4和引出线的另一端12-1～12-4分别用细丝14-1～14-4连接起来。在4CAS模式中，16个输出被分割成每组为4分之一。这样，数据的输出，用上述4个外部信号各控制4条输出。

另外一种动作模式是分别用示于图1（b）的两个外部信号BCASL和BCASH控制内部信号B_cas1、B_cas2、B_cas3和B_cas4的2CAS模式。在2CAS模式时，CAS焊盘2-1，2-3和相应的引出线的另一端12-1、12-3，用细丝14-1、14-3分别连接起来。在2CAS模式中，16个输出被一个分为2。这样，数据的输出，用上述两个外部信号各控制8条。

再一种动作模式是用示于图1（c）的一个外部信号BCAS来控制内部信号B_cas1、B_cas2、B_cas3和B_cas4的1CAS模式。在1CAS模式时，CAS焊区2-1和相对应的引出线的另一端12-1用细丝14-1连接。在1CAS模式中，16个输出不进行分割。这样，数据的输出，用一个外部信号同时控制16个。

此外，如图2所示，在芯片中设有模式选择电路20，用于生成相应于动作模式的动作模式信号。模式选择电路20输出动作模式信号，且该动作模式信号分别输入到CAS缓冲器6-1～6-4和切换开关电路8中去。

对于其他的结构来说，大体上和现有的DRAM内部的系统相同，故说明从略。

下边，详细说明保护电路4，CAS缓冲器6和切换开关8的结构。

图3是表示保护电路4的电路结构的电路图。

如图3所示，在保护电路4的输入端和输出端之间，串联连接有第1和第2电路22和24。在第1和第2电阻22与24互连点上还连接有第1保护二极管26的阳极和第2保护二极管28的阴极。第1保护二极管26的阴极接于电路内高电位电源V_cc，而第2保护二极管的阳极则接于电路内低电位电源V_ss。

图1所示的保护电路4-1～4-4中分别设置具有上述结构的保护电路4。此外，在图4中，给出了保护电路4的输入信号BCAS和输出信号BrCAS的关系。

图5是表示CAS缓冲器6的电路结构的电路图。

如图5所示，在电源V_cc和电源V_ss之间，从电源V_cc开始，顺序串联接有PMOS30、PMOS32、NMOS34和NMOS36四个MOS-FET。电源V_ss一侧的三个MOSFET（PMOS32、NMOS34、NMOS36）的栅极分别连接到CAS缓冲器6的输入端。在输入端与PMOS30和PMOS32的互连点间，接有由PMOS构成的电容器38。在输入端与NMOS34和NMOS36的互连点之间，连接有由NMOS构成的电容器40。这些电容器38、40的设置是为用于下述目的：在杂波程度的噪声下，不使输出的信号电平简单地发生变化。

另外，在PMOS32和NMOS34的互连点a和CAS缓冲器6的输出端之间，串接有倒相器42、44。上述接点a和电源V_ss之间串接有NMOS46。NMOS46的栅极接到倒相器42的输出和倒相器44的输入的互连点上。使此NMOS46在倒相器42的输出为“H”电平时导通，由此使倒相器42的输入降为“L”电平，以使CAS缓冲器6的动作稳定化。

另外，在上述连接点a和电源V_ss之间，还串接有NMOS48。NMOS48的栅极在接于PMOS30的栅极上的同时，还连接于或非门（NOR）50的输出上。NOR50有两个输入。这些输入起着根据动作模式输入动作模式信号的输入部模式1（model）和模式2（mode2）的作用。

具有上述构成的CAS缓冲器6分别被设于图1所示的CAS缓冲器6-1～6-4内。

在图6中，给出了CAS缓冲器6的输入信号BrCAS和输出信号buf的关系，并给出了动作模式和输入到输入mode1、mode2的动作模式信号的关系。

在4CAS模式时，使示于图6的FCAS（英语Four CAS的缩写）的信号电平为“H”，使TCAS（英语TNo CAS的缩写）的信号电平为“L”。这时，在4个CAS缓冲器6-1～6-4的每一个中，NOR50的至少一方的输入逻辑电平变为“H”电平，故NOR50的输出，不管是哪一个，都将变成“L”电平。

因而，在所有的4个缓冲器6-1～6-4中，PMOS30导通，而NMOS48都截止。因此，在所有4个缓冲器6-1～6-4中，把电源V_cc供给于由PMOS32、NMOS34和36构成的倒相器部，使4个CAS缓冲器6-1～6-4全部被激活。

此外，在2CAS模式时，使示于图6的FCAS的信号电平为“L”，令TCAS的信号电平为“H”。这时，在两个CAS缓冲器6-1、6-3中，NOR50的至少一方的输入逻辑电平为“H”电平，它们的输出都变成为“L”电平。

在其余的缓冲器6-2、6-4中的NOR50的输出，由于两个输入逻辑电平两者都变成了“L”电平，故它们的输出都变成了“H”电平。因而，在缓冲器6-1、6-3中，PMOS30导通，而NMOS48截止。由此，仅在缓冲器6-1、6-3中，给上述倒相器部分供给电源V_cc，仅缓冲器6-1、6-3被活性化，使信号BrCASL被信号buf1进行隔离处理，使信号BrCAS被信号buf3进行隔离处理。

此时，在其余的缓冲器6-2、6-4中，PMOS30截止，NMOS48导通。为此，在缓冲器6-2、6-4中，不给上述倒相器部分供电。在其另一方，用NMOS48对倒相器42的输入供以“L”电平的信号。由此，即使CAS焊盘12-2、12-4处于电气浮游状态，从缓冲器6-2、6-4输出的信号buf2和buf4的逻辑电平，也总是固定为“L”电平。

此外，在1CAS模式时，使示于图6的FCAS、TCAS的信号电平都为“L”。这时，仅有CAS缓冲器6-1、NOR50的至少一方的输入逻辑电平变为“H”，其余的缓冲器6-2～6-4中的NOR50的输入，两个输入逻辑电平双方都变为“L”电平。因而，仅在缓冲器6-1中，PMOS30导通，NMOS48截止。因此，仅仅缓冲器6-1信号BrCAS被信号buf1隔离开。

在其余的缓冲器6-2～6-4的任何一个缓冲器中，PMOS30截止，NMOS48导通，故信号bur2-buf4的逻辑电平恒定地固定为“L”。

图7的电路图示出了切换开关8的电路构成。

如图7所示，4个输入端子50、52、54、56分别经由倒相器60-66连接到倒相器（NAND）70的4个输入上去。NAND70的输出被用作内部信号（内部cas），同时连接到用作输入级的2输入NAND72、74、76、78的一个输入上去。

在四个输入端中，输入端子50被连接到2输入NAND80、82、86的一个输入上去。此外，输入端子52被连接到2输入NAND84的一个输入上去。输入端子54被连接到2输入NAND88、90、94的一个输入上。输入端子56被连接到2输入NAND92的一个输入上。

在切换开关8上，还有动作模式信号输入端子96、98，作为动作模式信号的输入部。在端子96处输入曾参照附图进行过说明的模式信号FCAS，而在端子98上输入有模式信号TCAS。

在两个端子中，端子96连到了2输入NAND80、84、88、92的另一个输入上。端子96还被连接到2输入或门（NOR）100、102、104、106的一个输入上。

另外，端子98被连到2输入NAND82、86、90、94的另外一个输入上。端子98还被连接到2输入或门（NOR）100、102、104、106的另外一个输入上。

上述NAND80、82、NOR100的输出分别被连接到3输入NAND110的输入上去。3输入NAND110的输出被连到上述输出级NAND72的另一个输入上。

上述NAND84、86、NOR102的输出分别连接到3输入NAND112的输入上。3输入NAND112的输出的连接到上述输出级NAND74的另一输入上。

上述NAND88、89、NOR104的输出，分别连接到3输入NAND114的输入上。3输入NAND114的输出连接到上述输出级NAND76的另一输入上。

上述NAND92、94，NOR106的输出，分别连接到3输入NAND116的输入上。3输入NAND116的输出连接到上述输出级NAND78的另一个输入上。

下边，对示于图7的切换开关8的动作进行说明。

首先，根据输入信号buf1-buf4从基本动作开始进行说明。

输入信号brf1-buf4的逻辑电平，哪怕有一个为“H”，则输出级NAND72、74、76、78的一个输入上就供以“H”电平的信号。因而，NAND72、74、76、78的输出的逻辑电平要依照供给另一输入的信号的逻辑电平来决定。比如，3输入NAND110的输出信号S1若为“H”电平，则B_cas1将变为“L”电平。另一方面，倘输出信号S1为“L”电平，则B_cas1将变为“H”电平。与此同样的动作，在别的NAND74，76和78中也可以进行。

另一方面，在输入信号brf1-buf4的逻辑电平的任何一个都为“L”时，输出级NAND72、74、76、78的一个输入上将供以“L”电平的信号。因此，B_cas-B_cas4的逻辑电平将恒定地为“H”电平而和输入信号S1-S4的逻辑电平无关。

下边，依据动作模式，对动作进行说明。

首先，在模式信号FCAS为“H”电平、模式信号TCAS为“L”电平（4CAS模式）时，NAND80、84、88、92的一个输入的逻辑电平将变为“H”。因而，NAND80、84、88、92的输出的逻辑电平S5-S8将由另一个输入的逻辑电平决定。例如，倘buf1的输入电平为“H”，由于NAND80的另一个输入的逻辑电平为“H”，故NAND80的输出S5将变成“L”电平。另一方面，在buf1的输入电平为“L”时，NAND80的输出S5将变成“H”电平。在其他的NAND84、88、92中，也可进行与此同样的动作。

此外，由于NAND82、86、90、94的一个输入的逻辑电平变成“L”电平，故这些器件的输出S9-S12将恒定地变成“H”电平，和另一个输入的逻辑电平无关。

再有，NOR门电路100、102、104、106的一个输入的逻辑电平变成“L”电平，所以其输出将恒定地变成“H”电平。

这样一来，在4CAS模式时，要根据NAND80、84、88、92的输出S5-S8的逻辑电平来决定NAND110、112、114、116的输出S1-S4。

其次，在模式信号FCAS为“L”电平，模式信号TCAS为“H”电平（2CAS模式）时，NAND82、86、90、94的一个输入的逻辑电平将变为“H”。这样一来，NAND82、86、90、94的输出的逻辑电平S9-S12将由另一个输入的逻辑电平决定。例如，倘buf1的输入电平为“H”，则由于NAND82的另一输入的逻辑电平变为“H”，故NAND82的输出S9将变成“L”电平。另一方面，在buf1的输入电平为“L”时，NAND82的输出S9将变成“H”电平。在其他的NAND86、90、94中，也可以进行与此相同的动作。

此外，NAND80、84、88、90的一个输入的逻辑电平变成“L”电平，所以这些器件的输出S5-S8将恒定地变成“H”电平，不受另一个输入的逻辑电平的影响。

还有，NOR门电路100、102、104、106的一个输入的逻辑电平变成“L”电平，故其输出恒定地呈“H”电平。

这样一来，在2CAS模式时，将依据NAND82、86、90、94的输出S9-S12的逻辑电平，来决定NAND110、112、114、116的输出S1-S4。

最后，在模式信号FCAS、TCAS都为“L”电平（1CAS模式）时，NAND80、82、84、86、88、90、92、94的一个输入的逻辑电平将变成“L”。因此，NAND80、82、84、86、88、90、92、94的输出的逻辑电平将恒定地变成“H”电平，与另一输入的逻辑电平无关。

还有，由于FCAS、TCAS的逻辑电平不论哪一个都是“L”，故NOR门电路100、102、104、106的两个输入的逻辑都变成了“L”。于是，这些器件的输出将变成“L”电平。

就是说，在1CAS模式时，NOR门电路100、102、104、106的输出将恒定地变为“L”，故输出信号S1-S4的逻辑电平将恒定地变为“H”。因此，1CAS模式时的B_cas1-B_cas4的逻辑电平由输入NAND70的输出逻辑电平来决定。

下边，对本发明的第2实施例所涉及的动态RAM进行说明。

图8是表示本发明的第2实施例所涉及的动态RAM的主要部分的结构图。

本第2实施例与上述第1实施例的主要不同点是：如图8所示，CAS信号变成了写入允许（Wrife Enable，WE）信号;切换开关8的电路结构由逻辑电路变成为简单的开关200、202;以及动作模式由3种变成了两种这三点。因此，在图中，对图1-图7的共同的部分，我们使用了相同的参考标号，仅对不同的部分进行说明。另外，在WE焊盘上，增加了参考标号2′-1、2′-2、在引出线的另一端上增加了参考标号12′-1、12′-2、在WE缓冲器上增加了参考标号6′-1、6′-2、在切换开关上增加了参考标号8′。

如图8所示，在DRAM中，对于BWE，也可得到两个动作模式。

一个动作模式，如图8（a）所示，用两个外部信号BWE1和BWE2控制内部信号B_we1、B_we2，这是2WE模式。在2WE模式时，串接于缓冲器6′-1的输出和内部信号线10-2之间的开关200被关断，串接于缓冲器6′-2的输出和内部信号线10-2之间的开关202导通。

另外一个动作模式是1WE模式。这种模式如图8（b）所示，用1个外部信号BWE控制两个内部信号Bwe1和Bwe2。在1WE模式时，串接于缓冲器6′-1的输出和内部信号线10-2之间的开关200导通，串接于缓冲器6′-2的输出和内部信号线10-2之间的开关202关断。

图9是表示WE缓冲器6′的电路结构的电路图。

如图9所示，NMOS48的栅极被连接到PMOS30的栅电极上，同时还连接到倒相器204的输出上。倒相器204的输入起着输入部模式（mode）的作用。输入部mode输入根据动作模式输入动作模式信号。

在2WE模式时，给mode供以“H”电平的信号。因而，在缓冲器6′-1、6′-2的任一缓冲器中，PMOS30导通，而NMOS48截止。

另外，在2WE模式时，在缓冲器6′-1、6′-2二者中任一缓冲器中，也向mode供以“H”电平的信号。因而在缓冲器6′-1、6′-2两个缓冲器中，PMOS30导通，NMOS48截止。

在1WE模式时，向缓冲器6′-1的mode供以“L”电平的信号，向缓冲器6′-2的mode供以“H”电平的信号。因而，在缓冲器6′-1中，PMOS30导通，NMOS48截止，在缓冲器6′-2中，PMOS30截止，NMOS48导通。这样一来，在上述焊盘12′-2为电浮游状态时，由缓冲器6′-2输出的电信号的buf2的逻辑电平将被固定为“L”电平。

图10是表示切换开关8′的电路结构的电路图。

如图10所示，开关200、202都由CMOS型传输门构成。在2WE模式时，动作信号WE2MODE将变成“H”电平，开关202导通，而开关200截止。在1WE模式时，动作模式信号WE2MODE将变成“L”电平，开关202截止，开关200导通。

如采用上述各实施例说明的装置，则在每一焊盘上都设有保护电路和缓冲器。这样一来，采用把切换开关设于上述缓冲器的后级的办法，使得即使在不同的动作模式下电连接到焊盘上的信号线的数目变了，焊盘的电学特性，比如输入阻抗和逻辑阈值等也不会显著地变化。

此外，缓冲器具有动作模式信号的输入部。缓冲器还具有被动作模式信号控制的开关。这一开关将使缓冲器输出的逻辑电平固定不变，和有无输入信号送往缓冲器无关。这样一来，即使焊盘处于电浮游状态，缓冲器输出的逻辑电平也固定，因而可以得到可进一步减轻比如切换开关进行误动作的危险之优点。

再者，把切换开关设于缓冲器的缓级时，由于可以把经缓冲器进行了足够放大的信号用于切换开关的输入，故使得有可能用逻辑电路构成切换开关，如第1实施例那样。用逻辑电路构成切换开关，有易于使信号的传送速度变为整齐划一等等的优点。

此外，在用逻辑电路构成了切换开关时，如果在因动作模式而变的信号传送通路中使各逻辑门电路的级数相等，则在各传送通路中的传送速度就会整齐划一。这将产生如下优点：即使使动作模式发生了变化，切换开关的传送速度也不会变化。在上述第1实施例中，例如当考虑从输入端子50到用于输出的NAND72的传送通路时，有两条通路。一条是经由NAND80（或82）-NAND110的两级逻辑门电路的传送通路。另一条是经由倒相器60-NAND70的两级逻辑门电路的传送通路。在这两条传送通路中，逻辑门电路的级数都是两级，互相相等。

如以上所说明的那样，采用本发明，可以提供下述半导集成电路装置：即使因动作模式的改变，电连于连接端子上去的内部信号线的数目变了，连接端子的电学特性也不会显著地变化。

Claims

1、一种半导体集成电路装置，其特征是具有：

多个连接端子(2-1～2-4)；

设于上述多个连接端子的每一连接端子上并与上述连接端子电连的缓冲器装置(6-1～6-4)；

多条内部信号线(10-1～10-4)

使从上述缓冲装置之一输出的电信号，按照动作模式，切换到上述内部信号线中的任一信号线或上述多条内部信号线上进行传送的切换装置(8)。

2、如权利要求1所述的半导体集成电路装置，其特征是：上述缓冲器装置（6-1～6-4）包含有根据动作模式输入动作模式信号的输入部（model、mode2、96、98），且当上述连接端子为电气浮游状态时，上述动作模式信号使从上述缓冲装置输出的电信号的逻辑电平固定不变。

3、如权利要求2所述的半导体集成电路装置，其特征是：上述切换装置含有根据动作模式输入动作模式信号的输入部（mode1，mode2、96、98）并且上述动作模式信号把从上述缓冲器装置（6-1～6-4）输出的一个电信号向上述内部信号线（10-1～10-4）的传送状态，切换为向上述内部信号线的一条或向前述信号线的多条进行传送。

4、如权利要求2所述的半导体集成电路装置，其特征是：上述切换手段（8）由逻辑电路构成。

5、如权利要求4所述的半导体集成电路装置，其特征是：上述逻辑电路包含有：

对应于上述缓冲（器）装置（6-1～6-4）在各个缓冲装置上设置的至少两个输入端子：第1、第2输入端子（50、52、54、56）;

供给上述动作模式信号的至少一个第3输入端子（96、98）;

具有电连于上述第3输入端子的输入部的第1逻辑门电路装置（100、102、104、106）;

具有电连于上述第1、第2输入端子二者中一方和上述第3输入端子的输入部的第2逻辑门电路装置（80、82、84、86）;

具有电连于第1、第2输入端子二者中另一方和上述第3输入端子的输入部的第3逻辑门电路装置（88、90、92、94）;

具有分别电连于上述第1逻辑门电路装置的输出部及上述第2逻辑门电路装置的输出部的输入部，并把输出电连于上述内部信号线之一上去的第4逻辑门电路装置（110、112）;

具有分别电连于上述第1逻辑门电路装置的输出部和上述第3逻辑门电路装置的输入部，且把输出电连到另外一条上述内部信号线上去的第5逻辑门的电路装置（114、116），

上述切换传送装置，根据动作模式，把供给上述第1、第2输入端子的上述电信号的传送通路切换到第1传送通路或第2传送通路，第1传送通路经由第1逻辑门电路装置和第4逻辑门电路装置与第1逻辑门电路装置和第5逻辑门电路装置，第2传送通路经由第2逻辑门电路装置和第4逻辑门电路装置与第3逻辑门电路装置和第5逻辑门电路装置。

6、如权利要求5所述的半导体集成电路装置，其特征是，使上述第1、第2、第3逻辑门电路装置（80、82、84、86、88、90、92、94、100、102、104、106），从输入部到输出部的门电路的级数分别互相相等。