CN1525560A - 半导体器件 - Google Patents

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森田贞幸
和
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Abstract

本发明的半导体器件做到了存储器的高速存取。当半导体器件包含微处理器和半导体存储器时，微处理器包含系统侧输入/输出缓冲器，能由供给电源电压来与外部交换信号。半导体存储器包含：内部电源电路，该电路接收电源电压作为参考电压而产生与电源电压基本上相等的内部电源电压；还包含存储器侧输入/输出缓冲器，能由供给内部电源电压来与系统侧输入/输出缓冲器交换信号。这种电路结构省去了微处理器侧的电平移位，实现了从微处理器对半导体存储器的高速存取。

Description

半导体器件
技术领域
本发明涉及到半导体器件，具体地说是涉及到一种用于多芯片模块的有效技术，这种模块将多个半导体芯片组装在一个公用的布线衬底上。
背景技术
近年来，将多个LSI芯片如微处理器和存储器装在一个公用布线衬底上来构成小型的计算机系统(例如，参考专利文献1)的多芯片模块技术已日益广泛。
多芯片模块技术，用预先构图的印刷电路基板或陶瓷基板作为公用引线衬底，将多个LSI裸芯片置于此公用布线衬底上，用引线键合和倒装芯片方法等将LSI芯片的焊盘电极与布线衬底上的图案(导电层)键合，从而封装成计算机系统。多个LSI裸芯片可以二维布置在一个平面内，或者也可以叠置。作为多个LSI裸芯片叠置的实例，可提供一种模块，将SRAM(静态随机存取存储器)叠置在省去了大容量SRAM的移动系统LSI上。
有一种熟知的技术，可合适地转换信号输出电路输出的信号电平而不使用外部元件如上拉电阻器，并将此转换的电平传送至驱动电压与信号输出电路的电压不同的外部电路。在这种情形下，在最终输出级以外是由5V驱动电源电压驱动的LSI的最终输出级上配置有驱动电源电压独立于上述驱动电源电压的反相器门电路。LSI的输出信号送至反相器门电路的电源输入端，并通过电源线连接LSI的驱动电源电压(例如，参见专利文献2)。
[专利文献1]日本未审专利公开Hei9(1997)-331016号
[专利文献2]日本来审专利公开Hei11(1999)-41089号
与配有大容量SRAM的移动设备用单芯片微处理器相对照，在多芯片模块中将低功耗的通用SRAM安装到省去了大容量SRAM的移动设备用微处理器上，每个芯片都具有核心电压和接口电压两种电压。因此，当微处理器与外部SRAM之间交换信号时，本申请的发明者发现，由于多芯片模块分别独立执行微处理器的I/O和SRAM芯片的I/O中的电平移动，其结果是阻碍了存储器存取的速度。
发明内容
考虑到上述技术问题作出了本发明，其目的是提供一种技术，可使半导体器件的存储器获得高速存取。
从本说明书的描述和附图将使本发明的前述和其他目的与新颖特点变得更为明显。
根据本发明的一个方面，半导体器件包含微处理器和半导体存储器。这里，微处理器包含系统侧的输入/输出缓冲器，可由供给电源电压来与外部交换信号。半导体存储器包含内部电源电路，该电路接收电源电压作为参考电压，并产生一基本上等于电源电压的内部电源电压。半导体存储器也包含存储器侧的缓冲器，可由供给内部电源电压来与系统侧的输入/输出缓冲器交换信号。
上述方法是将微处理器的电源电压取作存储器的参考电压，并将根据参考电压产生的内部电源电压供给存储器侧的输入/输出缓冲器，这就可使存储器侧的输入/输出缓冲器的信号电平与系统侧的输入/输出缓冲器信号电平匹配。这就可在微处理器侧省去电平移位，而达到微处理器对半导体存储器的高速存取。
这里，半导体存储器可包含专用外部端子来接收电源电压作为参考电压。而且，微处理器可包含内电路，对之供给电源电压就可投入工作。为了简化内部电源电路的构成，包含差分电路是优选的，该电路将接收的电源电压与内部电源电路输出的电压进行比较，而电压输出电路根据差分电路的比较结果确定内部电源电压的电平。
半导体存储器可包含存储器内电路，对之供给其电平高于内部电源电压的第二内部电源电压就可投入工作；而存储器侧输入/输出缓冲器可包含电平移位电路，能将内电路电源电压的信号电平移至第二内部电源电压的信号电平。
半导体存储器可包含：降压电路，该电路产生其电平低于内部电源电压的第三内部电源电压；以及存储内电路，对之供给第三内部电源电压即可投入工作；而存储器侧输入/输出缓冲器可包含电平移位电路，能将第三内部电源电压的信号电平移至内部电源电压的信号电平。
根据本发明的另一方面，微处理器包含内部核心电源电路来降低外部供给的电源电压，从而产生内核心部分电源电压，以及系统侧输入/输出缓冲器，可由供给内核心部分电源电压来与外部交换信号。半导体存储器包含内部电源电路，该电路接收内核心部分电源电压作为参考电压而产生与内核心部分电源电压基本相等的内部电源电压；而存储器侧输入/输出缓冲器可由供给内部电源电压来与系统侧输入/输出缓冲器交换信号。
当半导体存储器为时钟同步型时，微处理器可包含能输出时钟信号的时钟驱动器；半导体存储器可包含时钟缓冲器来取得经微处理器的时钟驱动器输出的时钟信号，以及逻辑电路，该电路与取自时钟缓冲器的时钟信号同步工作。
微处理器和半导体存储器每个都可制作在单独的芯片上，这些芯片可一体封装在树脂模中。
取微处理器的电源电压作为半导体存储器的参考电压，并将根据参考电压产生的内部电源电压供给存储器侧输入/输出缓冲器，可使存储器侧输入/输出缓冲器的信号电平与系统侧输入/输出缓冲器匹配；因此，在微处理器侧无须电平移位，从而使微处理器能对半导体存储器进行高速存取。
附图说明
图1说明了作为与本发明相关的半导体器件实例的多芯片模块的主要部分的电路结构；
图2为上述多芯片模块的透视图；
图3为多芯片模块所含的微处理器的框图；
图4为多芯片模块所含的SRAM的框图；
图5说明了多芯片模块主要部分的另一种电路结构；
图6为与本发明相关的半导体器件实例的另一种多芯片模块的透视图；
图7说明了图6所示的多芯片模块主要部分的电路结构；
图8说明了多芯片模块主要部分的另一种电路结构。
具体实施方式
图2说明了作为与本发明相关的半导体器件实例的多芯片模块。图1所示的多芯片模块1包含也称为系统LSI的微处理器10、能被微处理器10存取的SRAM(静态随机存取存储器)20以及安装微处理器10和SRAM20的衬底30，但对此没有特别的限制；这些都一体封装在树脂模中。在微处理器10、SRAM20和衬底30上分别形成有键合焊盘11-1～11-n、21-1～21-n和31-1～31-n。通过用键合引线键合这些焊盘，使信号交换和供电成为可能。SRAM20被用作微处理器10进行处理时的工作区等。因此，微处理器10不包含作为工作区之类的SRAM。
图3说明微处理器10的框图。
如图3所示，微处理器10包含中央处理单元(CPU)101、只读存储器(ROM)102、系统侧输入/输出缓冲器103、直接存储存取控制器(DMAC)104、以及总线状态控制器(BSC)105，但对此没有特别的限制；这些部件都用熟知的半导体集成电路制造方法制作在一个半导体衬底如单晶硅衬底上。CPU101、ROM102、系统侧输入/输出缓冲器103、DMAC104和BSC105经总线106耦合为可互相交换信号。
ROM102保持CPU101执行的程序。系统侧输入/输出缓冲器103可经键合焊盘与外部交换各种信号，这将在后面详述。特别是，CPU101能经系统侧输入/输出缓冲器103对SRAM20进行存取。DMAC104控制芯片内外未示出的存储器之间以及集成的外围模块之间的DMA传输。BSC105进行例如等待周期的插入等的总线状态控制。
图4说明了SRAM20的框图。
如图4所示，SRAM20包含存储单元阵列201、行解码器202、控制器203、列选择电路204、列解码器205、存储器侧输入/输出缓冲器206以及内部电源电路207，但对此没有特别的限制；这些部件都用熟知的半导体集成电路制造方法制作在一个半导体衬底如单晶硅衬底上。
存储单元阵列201包含多条字线、与字线相交的多条位线以及设在字线与位线交点处的多个静态型存储单元。行解码器202将行地址信号解码，从而产生将多条字线中的一条字线驱动到选择电平的信号。列选择电路204包含多个列选择开关，使多个位线与公用线选择连通。列解码器205将列地址信号解码，从而产生列选择开关的驱动信号。存储器侧输入/输出缓冲器206包含对外输出公用线数据的输出电路和从外部取得用于存储单元阵列201的写入数据的输入电路。控制器203根据外部供给的控制信号来产生计时信号，使相关部件工作。内部电源电路207接收微处理器10所用的电源电压作为参考电压而产生内部电源电压VDD′。此内部电源电压VDD′主要供给存储器侧输入/输出缓冲器206。
图1说明了微处理器10和SRAM20的主要部分。
在微处理器10中，键合焊盘11-1和11-2分别与衬底30上的键合焊盘30-1和30-2键合，使之能取得高电位电源电压VCC和高电位电源电压VDD。高电位电源电压VCC取为3.3V，高电位电源电压VDD取为1.5V，对此没有特别的限制。高电位电源电压VDD供给微处理器10的核心部分，如CPU101、ROM102、系统侧输入/输出缓冲器103、DMAC104、BSC105等。这里，低电位电源电压VSS(地电位)定义为在CPU101、ROM102、系统侧输入/输出缓冲器103、DMAC104、及BSC105之间所交换的信号的低电平；而高电位电源电压VDD(1.5V)定义为高电平。
多个键合焊盘11-3～11-n通过引线键合与SRAM20中的多个键合焊盘21-3～21-n键合。
系统侧输入/输出缓冲器103包含与多个键合焊盘11-3～11-n对应的多个输入/输出缓冲器103-3～103-n。其中的一个输入/输出缓冲器103-3的构成如下。
通过耦合以下部件形成了在允写信号WE保持为高电平期间将总线106的指定位的逻辑传送给键合焊盘11-3的输出缓冲器。这些部件包括：获得总线106的指定位的逻辑和允写信号WE之间的与非的NAND门电路71；由NAND门电路71的输出信号控制工作的p沟道MOS晶体管73；将表示向SRAM20写入数据的有效性的允写信号WE的逻辑反相的反相器70；获得反相器70的输出信号和总线106的指定位的逻辑之间的或非的NOR门电路72；以及由NOR门电路72的输出信号控制工作的n沟道MOS晶体管74。通过耦合以下部件形成了在允读信号RE保持为高电平期间将键合焊盘11-3的逻辑传送给总线106的输入缓冲器。这些部件包括：获得键合焊盘11-3的逻辑和表示从SRAM20读出数据的有效性的允读信号RE之间的与非的NAND门电路81；由NAND门电路81的输出信号控制工作的p沟道MOS晶体管83；将允读信号RE的逻辑反相的反相器80；获得反相器80的输出信号和键合焊盘11-3的逻辑之间的或非的NOR门电路82；以及由NOR门电路82的输出信号控制工作的n沟道MOS晶体管84。在允读信号RE反相为低电平期间，MOS晶体管83和84都被关断，因而其输出阻抗对总线106变为高阻抗。
与其他键合焊盘11-n对应的输入/输出缓冲器103-n也以与上述输入/输出缓冲器103-3相同的方式构成。
关于地址信号和各种控制信号，这些信号只从微处理器10输出至SRAM20，而不会从SRAM20取入到微处理器10中。因此，在对应于地址信号和各种控制信号的端子(焊盘)的缓冲器中，微处理器10可取消输入缓冲器而只有输出缓冲器。
对于这样构成的系统侧输入/输出缓冲器103，在允写信号WE保持高电平时，总线106的信号可经键合焊盘11-3～11-n传送至SRAM20。在允读信号RE保持高电平时，可经键合焊盘11-3～11-n从SRAM20接收信号，且接收的信号可传送至总线106。
接着，在SRAM20中，键合焊盘21-1和21-2分别键合于衬底30上的键合焊盘30-1和30-2，使之可接收高电位电源电压VCC和高电位电源电压VDD。高电位电源电压VCC供给控制器203、行解码器202、列解码器205、以及内部电源电路207等。高电位电源电压VDD被内部电源电路207取作参考电压。
内部电源电路207接收经键合焊盘21-2传送的高电位电源电压VDD作为参考电压Vref(此高电位电源电压VDD也供给微处理器10的系统侧输入/输出缓冲器103)，并产生内部电源电压VDD′。此处的内部电源电压VDD′的电位基本等于高电位电源电压VDD的电位。内部电源电路207是如下构成的。
内部电源电路207配有电容器46来滤除经键合焊盘21-2传送的高电位电源电压VDD中所含的噪音成分。高电位电源电压VDD被传送至n沟道MOS晶体管42的栅极。n沟道MOS晶体管41与n沟道MOS晶体管42差动连接。n沟道MOS晶体管41、42的漏极接p沟道MOS晶体管44、45构成的电流反射镜负载，而p沟道MOS晶体管44、45接高电位电源电压VCC。MOS晶体管41、42的源极经恒流源43接低电位电源电压VSS。MOS晶体管42的漏极给出差分对的输出信号。差分对的输出信号传送至p沟道MOS晶体管47的栅极。p沟道MOS晶体管47的源极接高电位电源电压VCC，其漏极经电阻器48接低电位电源电压VSS。流过电阻器48的电流受差分对输出信号的控制，从而确定内部电源电路207的输出电压VDD′的电平。在这种意义上，p沟道MOS晶体管47与电阻器48的串联电路称为电压输出电路。内部电源电路207的输出电压VDD′被传送至MOS晶体管41的栅极，使MOS晶体管41、42差分对产生高电位电源电压VDD与内部电源电路207的输出电压VDD′之差。根据此差值，由MOS晶体管47控制流过电阻器48的电流，使内部电源电路207的输出电压VDD′被控制在基本上等于高电位电源电压VDD。内部电源电路207的输出电压VDD′供给存储器侧输入/输出缓冲器206。
存储器侧输入/输出缓冲器206包含与多个键合焊盘21-3～21-n对应的多个输入/输出缓冲器206-3～206-n。其中的一个输入/输出缓冲器206-3的构成如下。
通过耦合以下部件形成了在输出允许信号OE保持为高电平期间将输出信号OUT1传送给键合焊盘21-3的输出缓冲器。这些部件包括：获得输出信号OUT1和输出允许信号OE之间的与非的NAND门电路51；由NAND门电路51的输出信号控制工作的p沟道MOS晶体管53；将输出允许信号OE的逻辑反相的反相器50；获得反相器50的输出信号和输出信号OUT1之间的或非的NOR门电路52；以及由NOR门电路52的输出信号控制工作的n沟道MOS晶体管54。虽然高电位电源电压VDD供给NAND门电路51、反相器50以及NOR门电路52，但内部电源电压VDD′供给p沟道MOS晶体管53的源极，因而输入/输出缓冲器206-3的输出信号的高电平等于内部电源电压VDD′的电平，而后者基本上等于高电位电源电压VDD的电平。
NOR门电路61获得键合焊盘21-3的信号和允写信号WE之间的或非，后级电平移位电路将NOR门电路61的输出信号的电平转换为高电位电源电压VCC的电平。电平移位电路包含使NOR门电路61的输出信号逻辑反相的反相器60、p沟道MOS晶体管58、59以及n沟道MOS晶体管56、57。p沟道MOS晶体管58与n沟道MOS晶体管56串联，而p沟道MOS晶体管59与n沟道MOS晶体管57串联。p沟道MOS晶体管58、59的源极接高电位电源电压VCC，n沟道MOS晶体管56、57的源极接低电位电源电压VSS。p沟道MOS晶体管58与n沟道MOS晶体管56的串联节点与p沟道MOS晶体管59的栅极相连，并也与SRAM20所含的内部电路连接。p沟道MOS晶体管59与n沟道MOS晶体管57的串联节点与p沟道MOS晶体管58的栅极相连。NOR门电路61的输出信号传送至n沟道MOS晶体管57的栅极，并也经反相器60传送至n沟道MOS晶体管56的栅极。虽然内部电源电压VDD′供给NOR门电路61或反相器60作为电源，但高电位电源电压VCC供给p沟道MOS晶体管58、59的源极，
因而内部电源电压VDD′电平的信号被转换为高电位电源电压VCC电平的信号IN1，然后此电平转换后的信号被送至内部电路。
其他的输入/输出缓冲器206-n也以同样方式构成。
这里，关于各种类型的控制信号如输出允许信号OE、允写信号WE以及地址信号，微处理器10将数据传送给SRAM20，然而反过来，SRAM20不将数据传送给微处理器10。因此，SRAM20可取消输出缓冲器而只有输入缓冲器，这些缓冲器对应于接收各种控制信号如输出允许信号OE和允写信号WE以及地址信号的端子(焊盘)。
上述实施方式表现出以下的功能和效果。
(1)SRAM20接收用作微处理器10核心部分电压(VDD)的高电位电源电压VDD作为参考电压并产生内部电源电压VDD′，后者基本上等于高电位电源电压VDD；内部电源电压VDD′供给存储器侧输入/输出缓冲器206作为工作电源电压。因此，在微处理器10的系统侧输入/输出缓冲器103中，电平移位就变得不需要了，使得存储器侧输入/输出缓冲器206经过系统侧输入/输出缓冲器103与微处理器10的总线106的耦合能有比较简单的结构。因此，与常规电路在微处理器10和SRAM20中都执行信号的电平移位相比，此实施方式加速了在微处理器10与SRAM20之间的信号交换。
(2)由于SRAM20用微处理器10的核心部分电压(VDD)作为参考电压来产生基本上等于高电位电源电压VDD的内部电源电压VDD′，即使微处理器10的核心部分电压(VDD)改变，微处理器10与SRAM20之间的接口电平也将是匹配的；这样，SRAM20就能适应多种类型的微处理器10。
图5说明了SRAM20的另一种电路结构。
在图5中说明的SRAM20与图1相比在以下各点有很大的不同。即，前者提供有降压电路90来降低高电位电源电压VCC，从而产生内部电源电压VDDi，并且也提供电平移位电路将内部电源电压VDDi系统的信号电平移至内部电源电压VDD′系统的信号电平。
内部电源电压VDDi被取为低于内部电源电压VDD′。当内部电源电压VDD′取1.5V时，内部电源电压VDDi取1.3V，但对此未特别限制。对SRAM20的内部电路如行解码器202、控制器203、列选择电路204以及列解码器205等供给内部电源电压VDDi即可投入工作。
存储器侧输入/输出缓冲器206包含与多个键合焊盘21-3～21-n对应的多个输入/输出缓冲器206-3～206-n。其中的一个输入/输出缓冲器206-3的构成如下。
在图5中说明的输入/输出缓冲器206-3与图1相比在以下各点有很大的不同。即，前者提供了电平移位电路91，将输出信号OUT1的信号电平移至内部电源电压VDD′系统的信号电平，还提供了电平移位电路92，将输出允许信号OE的信号电平移至内部电源电压VDD′系统的信号电平。电平移位电路91包含将输出信号OUT1的逻辑反相的反相器915、p沟道MOS晶体管911、912以及n沟道MOS晶体管913、914。p沟道MOS晶体管911与n沟道MOS晶体管913串联，而p沟道MOS晶体管912与n沟道MOS晶体管914串联。p沟道MOS晶体管911、912的源极接内部电源电压VDD′。n沟道MOS晶体管913、914的源极接低电位电源电压VSS。p沟道MOS晶体管912与n沟道MOS晶体管914的串联节点与p沟道MOS晶体管911的栅极相连，并也与NAND门电路51和NOR门电路52的输入端连接。p沟道MOS晶体管911与n沟道MOS晶体管913的串联节点与p沟道MOS晶体管912的栅极相连。从而使输出信号OUT1的信号电平从内部电源电压VDDi系统的信号电平移至内部电源电压VDD′系统的信号电平。
电平移位电路92包含将输出允许信号OE的逻辑反相的反相器925、p沟道MOS晶体管921、922以及n沟道MOS晶体管923、924。p沟道MOS晶体管921与n沟道MOS晶体管923串联，而p沟道MOS晶体管922与n沟道MOS晶体管924串联。p沟道MOS晶体管921、922的源极接内部电源电压VDD′。n沟道MOS晶体管923、924的源极接低电位电源电压VSS。p沟道MOS晶体管922与n沟道MOS晶体管924的串联节点与p沟道MOS晶体管921的栅极相连，并也与NAND门电路51的输入端连接。p沟道MOS晶体管921与n沟道MOS晶体管923的串联节点与p沟道MOS晶体管922的栅极相连，并也与NOR门电路52的输入端连接。从而使输出允许信号OE的信号电平从内部电源电压VDDi系统的信号电平移至内部电源电压VDD′系统的信号电平。
如上所述，当供给SRAM20的内部电路的内部电源电压VDDi取低于内部电源电压VDD′的电平时，存储器侧输入/输出缓冲器206只需包含电平移位电路91、92，使内部电源电压VDDi系统的信号电平移至内部电源电压VDD′系统的信号电平。这种结构也将表现出与图1同样的功能和效果。
图6说明了多芯片模块1的另一种结构。
图6说明的多芯片模块1与图2相比的重要差别在于从衬底30取消了高电位电源电压VDD的键合焊盘，微处理器10的键合焊盘11-2由键合引线键合于SRAM20上的键合焊盘21-2。
图7说明了图6所示微处理器10和SRAM20的主要部分。
图7说明的微处理器10与图1相比的重要差别在于微处理器10包含内部核心电源电路100，使高电位电源电压VCC降压产生高电位电源电压VDD。此高电位电源电压VCC取3.3V，而高电位电源电压VDD取1.5V，但对此未特别限制。内部核心电源电压VDD供给内部核心(内部电路)如CPU101、ROM102、DMAC104、BSC105等，如图3所示，以及系统侧输入/输出缓冲器103。
内部核心电源电路100产生的内部核心电源电压VDD，经微处理器10的键合焊盘11-2和SRAM20的键合焊盘21-2，传送至内部电源电路207作为参考电压Vref。这样，图1所示的结构是经衬底30的键合焊盘30-2传送参考电压Vref的，而图7所示的结构使用微处理器10中的内部核心电源电路100产生的电压作为参考电压Vref。
其他结构与图1相同。
用微处理器10中的内部核心电源电路100所产生的核心电压(VDD)作为参考电压Vref的结构也表现出与图1同样的功能和效果。
当微处理器10中的内部核心电源电路100产生的核心电压(VDD)传送至SRAM20时，可设想将核心电压(VDD)直接供给存储器侧输入/输出缓冲器206。然而，如果微处理器10中的内部核心电源电路100没有足够的电流容量，就有可能使核心电压(VDD)产生不希望的降低。与此对照，如图7所示，当微处理器10中的内部核心电源电路100产生的电压被取作参考电压Vref时，内部电源电路207根据此电压产生内部电源电压VDD′，参考电压Vref本身的消耗是极小的；因此，即使微处理器10中的内部核心电源电路100没有足够的电流容量，也可避免核心电压(VDD)不希望的降低，这是其优点。
各实施方式都是用具体结构来描述的，但本发明不限于此，应了解，可作出各种变化和修改而不会背离本发明的主旨和范围。
例如，可由微处理器10对SRAM20提供时钟信号，使SRAM20的主要部分与时钟信号同步工作。在这种情形下，SRAM20做得与时钟同步。如图8所示，例如，微处理器10包含内部时钟发生器107和时钟驱动器108。内部时钟发生器107根据从衬底30上的键合焊盘30-3(参见图2)和微处理器10上的键合焊盘11-CLK1接收的时钟信号，产生内部时钟信号int.CLK。内部时钟信号int.CLK供给微处理器10的内部电路，也送至时钟驱动器108。时钟驱动器108根据送来的内部时钟信号int.CLK来驱动外部负载。因此，内部时钟信号int.CLK经微处理器10的键合焊盘11-CLK2和SRAM20的键合焊盘21-CLK1被传送至SRAM20的内部电路。
SRAM20具有时钟信号输入缓冲器208和D型触发器209，与被时钟信号输入缓冲器208所缓冲的时钟信号同步工作。从微处理器10传送至SRAM20的信号与D型触发器209中的时钟信号同步，然后传送至存储器侧输入/输出缓冲器206的输出缓冲器，再经输出缓冲器传送至微处理器10。
输入缓冲器208包含反相器93、94、95、p沟道MOS晶体管98、99以及n沟道MOS晶体管96、97等。
p沟道MOS晶体管98与n沟道MOS晶体管96串联，而p沟道MOS晶体管99与n沟道MOS晶体管97串联。p沟道MOS晶体管98、99的源极接高电位电源电压VCC。n沟道MOS晶体管96、97的源极接低电位电源电压VSS。p沟道MOS晶体管98与n沟道MOS晶体管96的串联节点与p沟道MOS晶体管99的栅极相连，并也经反相器93连接到内部电路和D型触发器209。
p沟道MOS晶体管99与n沟道MOS晶体管97的串联节点与p沟道MOS晶体管98的栅极相连。反相器94的输出信号传送至n沟道MOS晶体管97的栅极，并也经反相器95连接n沟道MOS晶体管96的栅极。虽然内部电源电压VDD′供给反相器94、95作为电源，但高电位电源电压VCC供给p沟道MOS晶体管98、99的源极，因而内部电源电压VDD′的信号电平被转换为高电位电源电压VCC的信号电平，然后电平转换的信号被传送至内部电路和D型触发器209。因此，内部电路和D型触发器209与用在微处理器10中的内部时钟信号int.CLK同步工作。
本发明所描述的结构是将微处理器与SRAM叠置的，也可使用微处理器和半导体存储器如SRAM成二维平面排列的结构。
本发明可应用于至少包含微处理器和能被微处理器存取的半导体存储器这样的器件。

Claims (12)

1.一种半导体器件，其中的微处理器与能被所述微处理器存取的半导体存储器耦合，
其中的微处理器包含系统侧输入/输出缓冲器，能通过供给电源电压来与外部交换信号，
其中的半导体存储器包含：
内部电源电路，该电路接收电源电压作为参考电压并产生与电源电压基本上相等的内部电源电压；以及
存储器侧输入/输出缓冲器，能通过供给内部电源电压来与系统侧输入/输出缓冲器交换信号。
2.权利要求1的半导体器件，其中，半导体存储器包含专用的外部端子来接收电源电压作为参考电压。
3.权利要求2的半导体器件，其中，微处理器包含通过供给电源电压来进行工作的内部电路。
4.权利要求3的半导体器件，其中，内部电源电路包含：
将接收的电源电压与内部电源电路的输出电压进行比较的差分电路；以及
根据差分电路的比较结果确定内部电源电压的电平的电压输出电路。
5.权利要求4的半导体器件，其中，
半导体存储器包含存储器内部电路，该电路通过供给高于内部电源电压的第二内部电源电压来进行工作，以及
存储器侧输入/输出缓冲器包含将内部电源电压的信号电平移至第二内部电源电压的信号电平的电平移位电路。
6.权利要求4的半导体器件，其中，半导体存储器包含：
产生低于内部电源电压的第三内部电源电压的降压电路；以及
存储器内部电路，该电路通过供给第三内部电源电压来进行工作，
存储器侧输入/输出缓冲器包含将第三内部电源电压的信号电平移至内部电源电压的信号电平的电平移位电路。
7.一种半导体器件，其中的微处理器与能被所述微处理器存取的半导体存储器耦合，
其中的微处理器包含：
内部核心电源电路，将外部供给的电源电压降低从而产生内部核心电源电压；以及
系统侧输入/输出缓冲器，可通过供给内部核心电源电压来与外部交换信号，
其中的半导体存储器包含：
内部电源电路，该电路接收内部核心电源电压作为参考电压并产生与内部核心电源电压基本上相等的内部电源电压；以及
存储器侧输入/输出缓冲器，可通过供给内部电源电压来与系统侧输入/输出缓冲器交换信号。
8.权利要求7的半导体器件，其中，半导体存储器包含专用的外部端子来接收内部核心电源电压作为参考电压。
9.权利要求8的半导体器件，其中，微处理器包含通过供给电源电压来进行工作的内部电路。
10.权利要求9的半导体器件，其中，内部电源电路包含：
将通过外部端子接收的电源电压与内部电源电路的输出电压进行比较的差分电路；以及
根据差分电路的比较结果确定内部电源电压的电平的电压输出电路。
11.权利要求7的半导体器件，其中，
微处理器包含可输出时钟信号的时钟驱动器，以及
半导体存储器包含：
时钟缓冲器，接收经微处理器中的时钟驱动器输出的时钟信号；以及
逻辑电路，与经时钟缓冲器接收的时钟信号同步工作。
12.权利要求1～11中任一项的半导体器件，其中，微处理器和半导体存储器分别制作在各自的芯片上，这些芯片被一体封装在树脂模中。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728557B1 (ko) * 2005-11-29 2007-06-15 주식회사 하이닉스반도체 반도체 메모리 장치의 입력 버퍼
US7709861B2 (en) * 2006-09-11 2010-05-04 Agere Systems Inc. Systems and methods for supporting a subset of multiple interface types in a semiconductor device
US8913443B2 (en) * 2011-09-19 2014-12-16 Conversant Intellectual Property Management Inc. Voltage regulation for 3D packages and method of manufacturing same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5359569A (en) * 1991-10-29 1994-10-25 Hitachi Ltd. Semiconductor memory
US6515934B2 (en) * 1999-07-26 2003-02-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including internal potential generating circuit allowing tuning in short period of time and reduction of chip area
US6351173B1 (en) * 2000-08-25 2002-02-26 Texas Instruments Incorporated Circuit and method for an integrated level shifting latch
KR100385959B1 (ko) * 2001-05-31 2003-06-02 삼성전자주식회사 반도체 메모리장치의 내부전압 발생회로 및 내부전압발생방법
KR100452322B1 (ko) * 2002-06-26 2004-10-12 삼성전자주식회사 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로

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