CN1828547A

CN1828547A - 获取硬件信息的方法及系统

Info

Publication number: CN1828547A
Application number: CN 200510051413
Authority: CN
Inventors: 秦志海; 李友谊; 赵俊峰; 秦旭; 蒋麟军
Original assignee: Huawei Technologies Co Ltd
Current assignee: Huawei Technologies Co Ltd
Priority date: 2005-03-02
Filing date: 2005-03-02
Publication date: 2006-09-06
Anticipated expiration: 2025-03-02
Also published as: CN100351802C

Abstract

本发明公开了一种获取硬件信息的方法，所述方法包括：将硬件信息通过总线驱动器件连接到中央处理单元接口总线上；当需要读取硬件信息时，使能总线驱动器件的输出；通过中央处理单元接口总线读取硬件信息。本发明还公开了一种获取硬件信息的系统，包括：中央处理单元，多个硬件信息单元，至少一个总线驱动器件及控制单元，由控制单元使能总线驱动器件将硬件信息输出到中央处理单元接口总线上。利用本发明，可以节省逻辑器件的管脚资源，方便系统设计和集成。

Description

获取硬件信息的方法及系统

技术领域

本发明涉及电子技术领域，具体涉及一种获取硬件信息的方法及系统。

背景技术

在电子产品中，经常会用到一些硬件的信息，比如：硬件的版本、主要器件的版本、信息等。通常，为了设计的灵活和方便，使用可编程逻辑器件(如：复杂可编程逻辑器件CPLD)的I/O(输入/输出)管脚，利用电阻对这些I/O管脚进行上下拉处理来表示相应的信息，如图1所示。CPU(中央处理单元)通过处理器接口来访问可编程逻辑器件的寄存器从而获取相应的硬件信息。当硬件信息需要更改的时候，只需要修改相应的上下拉电阻即可。

例如，某系统中的存储器芯片可以配置不同的容量，分别为64MByte、128MByte、256MByte、512MByte。如图2所示，在配置不同容量存储器芯片的同时，修改可编程逻辑器件外部的2个I/O管脚I/O1和I/O2的上下拉电阻：R1、R2、R3、R4，其中，2个I/O管脚I/O1和I/O2代表的具体存储器容量信息如下表1所示：

表1：

I/O1	I/O2	存储器容量	实现方法
I/O1	I/O2	存储器容量	实现方法	0	0	64MByte	焊接R3、R4，不焊接R1、R2
0	1	128MByte	焊接R1、R3，不焊接R2、R4	0	0	64MByte	焊接R3、R4，不焊接R1、R2
0	1	128MByte	焊接R1、R3，不焊接R2、R4	1	0	256MByte	焊接R2、R4，不焊接R1、R3

1

512MByte

焊接R1、R2，不焊接R3、R4

这样，CPU就可以通过可编程逻辑器件的寄存器方便地获得这一信息。

但这种硬件信息获取方式虽然简单，但需要占用大量的可编程逻辑器件的I/O管脚资源，尤其是在需要的硬件信息较多时，需要占用的逻辑器件I/O管脚的资源会很多，造成资源的浪费，或者出现I/O管脚不够用的情况，而且不利于产品的设计和集成。

发明内容

本发明的目的是提供一种获取硬件信息的方法，以克服现有技术中利用可编程逻辑器件的I/O管脚表示硬件信息的方式，占用I/O管脚资源较多，造成管脚资源浪费的缺点。

本发明的另一个目的是提供一种获取硬件信息的系统，以方便系统设计和集成。

本发明提供的技术方案如下：

一种获取硬件信息的方法，所述方法包括：

A、将硬件信息通过总线驱动器件连接到中央处理单元接口总线上；

B、当需要读取所述硬件信息时，使能所述总线驱动器件的输出；

C、通过所述中央处理单元接口总线读取所述硬件信息。

所述步骤B具体为：通过可编程逻辑器件将所述总线驱动器件的使能控制信号置为有效。

可选地，所述可编程逻辑器件为：分立逻辑器件、或者简单可编程逻辑器件SPLD、或者复杂可编程逻辑器件CPLD、或者现场可编程门阵列FPGA。

所述步骤B具体为：通过固定逻辑器件将所述总线驱动器件的使能控制信号置为有效。

可选地，所述总线驱动器件为一个或多个。

特别地，所述硬件信息通过上拉电阻和/或下拉电阻表示。

所述方法还包括：

当不需要读取所述硬件信息时，禁止所述总线驱动器件的输出。

一种获取硬件信息的系统，包括：中央处理单元，多个硬件信息单元，还包括：

至少一个总线驱动器件，通过所述中央处理单元接口总线与所述中央处理单元相连，通过电平信号分别与所述硬件信息单元相连，用于将所述硬件信息单元中的硬件信息输出到所述中央处理单元接口总线上。

控制单元，通过所述中央处理单元接口总线与所述中央处理单元相连，用于控制所述总线驱动器件的输出。

可选地，所述控制单元具体为：可编程逻辑器件或者固定逻辑器件。

由以上本发明提供的技术方案可以看出，本发明将CPU需要获取的硬件信息，即上下拉电阻，全部通过总线驱动器件直接连接到处理器接口的总线上，可编程逻辑器件只需提供对总线驱动器件进行控制的使能信号，即可通过总线获取相应的硬件信息，不需要占用大量的可编程逻辑器件的I/O管脚，大大减少了逻辑管脚的占用率。当需要的硬件信息增加时，只需增加总线驱动器件和相应的使能控制信号即可，有利于系统的设计和扩展。

附图说明

图1是现有技术中利用逻辑器件的I/O管脚表示硬件信息的原理框图；

图2是图1所示表示硬件信息的原理的应用示例；

图3是本发明方法的实现流程图；

图4是本发明方法中硬件信息与总线驱动器件的连接关系示意图；

图5是本发明系统原理框图；

图6是本发明系统第一实施例原理框图；

图7是本发明系统的第一应用实例框图；

图8是本发明系统第二实施例原理框图；

图9是本发明系统的第二应用实例框图。

具体实施方式

本发明的核心在于通过总线驱动器件将设备的硬件信息以寄存器的形式，连接到处理器的接口总线上，并且由控制单元为总线驱动器件提供使能控制信号，需要读取硬件信息时，设置使能控制信号有效，则相应的外部硬件信息被送到总线上，CPU通过读取总线上的数据即可获知相应的硬件信息，

为了使本技术领域的人员更好地理解本发明方案，下面结合附图和实施方式对本发明作进一步的详细说明。

参照图3所示本发明方法的实现流程，包括以下步骤：

步骤301：将硬件信息通过总线驱动器件连接到CPU接口总线上。

硬件信息通过上、下拉电阻来表示。可参照图4所示：

假设有四种硬件信息需要表示，则通过上、下拉电阻R41、电阻R42、电阻R43和电阻R44与总线驱动器件S4的输入管脚IN1和IN2相连，对于CPU来说，仍然是通过处理器接口以寄存器的形式获取硬件信息，两个输入管脚IN1和IN2代表的具体存储器容量信息如下表2所示：

表2：

IN1	IN2	存储器容量	实现方法
IN1	IN2	存储器容量	实现方法	0	0	64MByte	焊接R43、R44，不焊接R41、R42

0	1	128MByte	焊接R41、R43，不焊接R42、R44
0	1	128MByte	焊接R41、R43，不焊接R42、R44	1	0	256MByte	焊接R42、R44，不焊接R41、R43
1	1	512MByte	焊接R41、R42，不焊接R43、R44	1	0	256MByte	焊接R42、R44，不焊接R41、R43

步骤302：当需要读取硬件信息时，使能总线驱动器件的输出。

为了避免总线冲突，需要总线驱动器件带有输出使能控制端，通过对其使能控制端的使能或禁止，从而保证只有在需要读取硬件信息时，才使其使能控制端有效，此时，硬件信息则输出在了CPU接口总线上；反之，在其他情况下，使其使能控制端无效，此时，总线驱动器件的输出为高阻。

可以通过可编程逻辑器件将总线驱动器件的使能控制信号置为有效，比如，分立逻辑器件、或者简单可编程逻辑器件SPLD、或者复杂可编程逻辑器件CPLD、或者现场可编程门阵列FPGA。

还可以通过固定逻辑器件将总线驱动器件的使能控制信号置为有效。

步骤303：通过CPU接口总线读取硬件信息。

仍参照上述表2所示的硬件信息：

当通过CPU接口总线读取的数据为0时，则表示存储器的容量为64Mbyte；当读取的数据为1时，则表示存储器的容量为128Mbyte；当读取的数据为2时，则表示存储器的容量为256Mbyte；当读取的数据为3时，则表示存储器的容量为512Mbyte。

当硬件信息较少时，可以将多个信息使用同一个总线驱动器件输出；当硬件信息较多时，可分别使用独立的总线驱动器件进行驱动，此时，只需提供不同的使能控制，即当需要读取某个总线驱动器件驱动的硬件信息时，使能该总线驱动器件的输出，同时禁止其他总线驱动器件输出。这样，就可以保证获取更多的硬件信息，而且不需要像现有技术中增加占用大量的可编程逻辑器件的I/O管脚。

参照图5，图5是本发明系统原理框图：

该系统包括：中央处理单元S51、控制单元S52、总线驱动器件S53和多个硬件信息：硬件信息单元S01、硬件信息单元S02至硬件信息单元S0N。

其中，控制单元和总线驱动器件分别通过CPU(中央处理单元)接口总线与中央处理单元相连，控制单元为总线驱动器件提供使能控制信号，以控制总线驱动器件的输出。

不同硬件信息单元分别通过电平信号与总线驱动器件的输入端相连，以便将硬件信息单元中的硬件信息通过总线驱动器件输出到CPU接口总线上。

控制单元可以通过固定逻辑器件，比如ASIC(专用集成电路)来实现，也可以通过可编程逻辑器件来实现，比如，分立逻辑器件、SPLD(简单可编程逻辑器件)、CPLD(复杂可编程逻辑器件)、FPGA(现场可编程门阵列)等。可根据实际设计需要来选定。

当CPU发起读硬件信息操作时，由控制单元将使能控制信号置为有效，此时相应的硬件信息被送到CPU总线上；当不需要读取硬件信息时，由控制单元将使能控制信号置为无效，此时，总线驱动器件的输出为高阻，从而避免了总线的冲突。

当硬件信息较少时，可以将多个硬件信息合并使用一个总线驱动器件，如图6所示本发明系统第一实施例原理框图：

当CPU读取版本信息寄存器的时候，控制使能信号EN1有效，8bit版本信息出现在数据线上。当CPU读取存储器容量信息寄存器的时候，控制使能信号EN2有效，8bit的存储器容量信息出现在数据线上。

图7是本发明系统的第一应用实例框图：

如果硬件信息较少，则可以使用一个总线驱动器件，如8bit宽度的总线驱动器件74LVTH245。将几个硬件信息合并使用这8bit的总线，如：2bit的硬件版本信息，3bit的CPU版本信息，3bit的存储器容量信息。CPU采用MPC860，控制单元采用复杂可编程逻辑器件LC4128V。硬件信息连接在总线驱动器件的输入A[0:7]管脚上，输出管脚B[0:7]则连接在CPU的接口数据总线D[0:7]上。由控制单元提供使能信号OE来控制总线驱动器件的输出使能，当总线驱动器件的使能信号有效时，这三个硬件信息一起出现在接口总线上，从而一并被CPU获得。

当硬件信息较多时，可使用多个总线驱动器件，如图8所示本发明系统第二实施例原理框图：

可编程逻辑器件只需要输出各自相应的使能控制信号进行控制，而不需要增加占用大量的IO管脚。这样，大大减少了逻辑管脚的占用率，随着硬件信息的增加，只需要增加相应的使能控制信号即可。

图9是本发明系统的第二应用实例框图：

当硬件信息较多时，可以使用总线驱动器件74LVTH16245，这个器件为16bit的宽度，分为2个通道，每个通道为8bit的宽度，有2个使能端/1OE和/2OE进行控制。将两个通道的输出都连接在CPU接口数据总线D[0:7]上，通过控制单元输出的控制信号OE1、OE2，CPU可以分别读取这2个通道所连接的硬件信息。如果硬件信息需要扩展，可以增加驱动器件的数量或者使用更多位数的驱动器件(如32bit宽度)，同时控制单元的输出增加相应的使能信号即可。

可见，通过本发明只需由可编程逻辑器件提供对总线驱动器件进行控制的使能信号，即可通过总线获取相应的硬件信息，不需要占用大量的可编程逻辑器件的I/O管脚，大大节省了逻辑管脚资源，方便了系统的设计。

虽然通过实施例描绘了本发明，本领域普通技术人员知道，本发明有许多变形和变化而不脱离本发明的精神，希望所附的权利要求包括这些变形和变化而不脱离本发明的精神。

Claims

1、一种获取硬件信息的方法，其特征在于，所述方法包括：

C、通过所述中央处理单元接口总线读取所述硬件信息。

2、根据权利要求1所述的获取硬件信息的方法，其特征在于，所述步骤B具体为：通过可编程逻辑器件将所述总线驱动器件的使能控制信号置为有效。

3、根据权利要求1所述的获取硬件信息的方法，其特征在于，所述可编程逻辑器件为：分立逻辑器件、或者简单可编程逻辑器件SPLD、或者复杂可编程逻辑器件CPLD、或者现场可编程门阵列FPGA。

4、根据权利要求1所述的获取硬件信息的方法，其特征在于，所述步骤B具体为：通过固定逻辑器件将所述总线驱动器件的使能控制信号置为有效。

5、根据权利要求1所述的获取硬件信息的方法，其特征在于，所述总线驱动器件为一个或多个。

6、根据权利要求1所述的获取硬件信息的方法，其特征在于，所述硬件信息通过上拉电阻和/或下拉电阻表示。

7、根据权利要求1所述的获取硬件信息的方法，其特征在于，所述方法还包括：

8、一种获取硬件信息的系统，包括：中央处理单元，多个硬件信息单元，其特征在于，还包括：

9、根据权利要求8所述的获取硬件信息的系统，其特征在于，所述控制单元具体为：可编程逻辑器件。

10、根据权利要求8所述的获取硬件信息的系统，其特征在于，所述控制单元具体为：固定逻辑器件。