CN102880567A - 数据读写系统 - Google Patents

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CN102880567A CN2011101933286A CN201110193328A CN102880567A CN 102880567 A CN102880567 A CN 102880567A CN 2011101933286 A CN2011101933286 A CN 2011101933286A CN 201110193328 A CN201110193328 A CN 201110193328A CN 102880567 A CN102880567 A CN 102880567A
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Abstract

本发明提供一种数据读写系统。该数据读写系统包括内存控制器与内存条；所述内存控制器包括第一控制电路、数据输出电路与数据接收电路；所述内存条包括内存缓冲器及至少两个内存芯片；所述内存缓冲器包括第二控制电路、写入电路与读取电路。本发明的优点在于：在将数据读或写入内存芯片，尤其是DDR4X4型内存芯片时，能利用数据转位控制线DBI来实现接口数据传输的低功耗。

Description

数据读写系统
技术领域
本发明涉及一种计算机领域，特别涉及一种数据读写系统。
背景技术
DDR4 SDRAM是下一代同步动态随机内存存储器技术，相对于以前的SDRAM技术，DDR4有了革命性的变化。新一代DDR4SDRAM可以使用硅穿孔(TSV)技术和多层制造工艺，可以有4stack或者8statck，大幅度提高了内存芯片的容量。DDR4工作在1600MHz至3200MHz频率范围，也可扩展至2133MHz至4266MHz频率范围，其工作电压更是降低到1.05V至1.25V电压范围；而且，DDR4还增加了存储体(bank)的数量，改进了输入输出接口的电路。相对于DDR3SDRAM而言，DDR4具有内存容量大、工作频率高、工作电压低、功耗小等诸多优点。
由于DDR4内存芯片工作频率高，数据的读写操作的错误率将大幅提高，因此，如何将数据读出或写入DDR4X4型内存芯片，已经成为本领域技术人员需要解决的问题。
发明内容
本发明的目的在于提供一种数据读写系统。
为了达到上述目的及其他目的，本发明提供的数据输出电路包括：
第一校验数据生成单元，用于根据待输出的a*b个数据中的a1*b个数据生成第一组校验数据，根据待输出的a*b个数据中的剩余a2*b个数据生成第二组校验数据；
第一数据处理单元，连接在所述第一校验数据生成单元输出端，用于根据待输出的a*b个数据中每a个数据来确定与该a个数据对应的第一转位控制数据，并确定来自所述第一校验数据生成单元的第一组校验数据与第二组校验数据构成的数据中每a个数据对应的第一转位控制数据均为第二数值，并当所确定的第一转位控制数据为第一数值时，将该第一转位控制数据对应的a个待输出的数据取反后再输出，否则直接将该a个待输出的数据输出，并输出与每a个数据对应的第一转位控制数据；
第一数据输出单元，连接第一数据处理单元的输出端，设有第一数据总线及第一数据转位控制线，用于输出来自所述第一数据处理单元的a*b个数据第一组校验数据、第二组校验数据以及第一转位控制数据、其中，每一次由所述第一数据总线输出a个数据的同时，通过第一数据转位控制线输出该a个数据对应的第一转位控制数据。
本发明提供的将数据写入内存芯片的写入电路包括：
第一数据采集单元，设有第二数据总线与第二数据转位控制线，用于每一次由第二数据总线采集a个数据，以累计采集a*b个数据、第一组校验数据以及第二组校验数据，并由第二数据转位控制线采集每a个数据对应的第二转位控制数据；
第一数据还原单元，连接所述数据采集单元的输出端，用于当来自数据采集单元的第二转位控制数据为第一数值时将与该转位控制数据对应的a个数据取反后输出，否则直接将该a个数据输出；
写入单元，连接所述数据还原单元的输出端，用于将来自所述数据还原单元的a*b个数据中的a1*b个数据及第一组校验数据通过第三数据总线写入一个内存芯片，将来自所述数据还原单元的a*b个数据中的a2*b个数据及第二组校验数据通过第三数据总线写入另一个内存芯片。
本发明提供的将数据读出内存芯片的读取电路包括：
数据读取单元，设有连接两个内存芯片的第四数据总线，用于通过第四数据总线由一个内存芯片读取a1*b个数据及第三组校验数据，由另一个内存芯片读取a2*b个数据及第四组校验数据；
第二数据处理单元，连接数据读取单元的输出端，用于确定来自数据读取单元的a*b个数据中每a个数据所对应的第三转位控制数据，并确定第三组校验数据与第四组校验数据构成的数据中每a个数据对应的第三转位控制数据为第二数值，并当所确定的第三转位控制数据为第一数值时，将该个第三转位控制数据对应的a个数据取反后输出，否则直接将该a个数据输出，并将每a个数据对应的第三转位控制数据输出，其中，a＝a1+a2；
第二数据输出单元，连接第二数据处理单元输出端，用于用于每一次通过第五数据总线输出来自第二数据处理单元的a个数据，以累计输出a*b个数据以及第三组校验数据与第四组校验数据，其中，每一次输出a个数据时，通过第三数据转位控制线输出与该a个数据对应的第三转位控制数据。
本发明提供的数据接收电路包括：
第二数据采集单元，设有第六数据总线及第四数据转位控制线，用于每一次通过第六数据总线采集a个数据，以累计采集a*b个数据、第三组校验数据及第四组校验数据，并通过第四数据转位控制线采集每a个数据对应的第四转位控制数据；
第二数据还原单元，连接第二数据采集单元输出端，用于当第四转位控制数据为第一数值时，将该第四转位控制数据对应的a个数据取反后输出，否则直接将该a个数据输出；
校验单元，连接所述第二数据还原单元输出端，用于根据来自第二数据还原单元的第三组校验数据来校验来自第二数据还原单元的a*b个数据中a1*b个数据是否出错，并根据来自第二数据还原单元的第四组校验数据来校验来自第二数据还原单元的a*b个数据中a2*b个数据是否出错，以校验来自第二数据还原单元的a*b个数据是否出错。
本发明提供的内存控制器包括：前述数据输出电路以及数据接收电路，其中，所述数据输出电路的第一数据总线连接所述数据接收电路的第六数据总线，所述数据输出电路的第一数据转位控制线连接所述数据接收电路的第四数据转位控制线；以及
第一控制电路，设有第一控制信号总线，用于输出包括读写控制指令在内的控制信号以及控制所述数据输出电路及数据接收电路。
本发明提供的内存缓冲器包括：前述的写入电路及读取电路，其中，所述写入电路包含的第二数据总线与所述读取电路包含的第五数据总线相连接，所述写入电路包含的第三数据总线与所述读取电路包含的第四数据总线相连接，所述写入电路包含的第二数据转位控制线与所述读取电路包含的第三数据转位控制线相连接；以及
第二控制电路，设有第二控制信号总线，用于根据接收的控制信号来控制所述写入电路及读取电路的读写操作。
本发明提供的内存条包括：前述的内存缓冲器及至少两个内存芯片，其中，所述内存缓冲器包括的第三数据总线与每一个内存芯片连接。
本发明提供的数据读写系统包括：前述的内存控制器及内存条，其中，所述内存条的第二数据总线连接所述内存控制器的第一数据总线，所述内存条的第二数据转位控制线连接所述内存控制器的第一数据转位控制线，所述内存条的第二控制信号总线连接所述内存控制器的第一控制信号总线。
综上所述，本发明的数据读写系统在将数据读或写入内存芯片，尤其是DDR4X4型内存芯片时，能利用数据转位控制线DBI来实现接口数据传输的低功耗。
附图说明
图1为本发明一个优选实施例的将数据写入内存芯片的数据读写系统示意图；
图2为本发明一个优选实施例的将数据读出内存芯片的数据读写系统示意图；
图3为本发明的内存控制器示意图；
图4为本发明的内存缓冲器示意图；
图5为本发明的内存条示意图；
图6为本发明的数据读写系统示意图。
具体实施方式
图1示出了本发明一个优选实施例的将数据写入内存芯片的数据读写系统示意图。其中，所述数据读写系统包括数据输出电路1与写入电路2。所述数据输出电路1包括：校验数据生成单元11、第一数据处理单元12及第一数据输出单元13；所述写入电路2包括第一数据采集单元21、第一数据还原单元22及写入单元23。
所述校验数据生成单元11用于根据待输出的a*b个数据中的a1*b个数据生成第一组校验数据、根据待输出的a*b个数据中的剩余a2*b个数据生成第二组校验数据。
其中，所述校验数据生成单元11的电路结构根据预先确定生成第一组校验数据与第二组校验数据所采用的生成方法来确定。例如，预先确定采用循环冗余校验法来生成两组校验数据，则优选地，所述校验数据生成单元11包括两组生成循环冗余校验数据的生成电路。
例如，待输出的a*b＝8*8个数据如下表一所示：
表一：
  D0   D1   D2   D3   D4   D5   D6   D7
  D8   D9   D10   D11   D12   D13   D14   D15
  D16   D17   D18   D19   D20   D21   D22   D23
  D24   D25   D26   D27   D28   D29   D30   D31
  D32   D33   D34   D35   D36   D37   D38   D39
  D40   D41   D42   D43   D44   D45   D46   D47
  D48   D49   D50   D51   D52   D53   D54   D55
  D56   D57   D58   D59   D60   D61   D62   D63
所述一组生成循环冗余校验数据的生成电路根据上述表一中的a1*b个数据，例如，第1行至第4行的数据D0至D31，生成第一组校验数据NewCRC[10]、NewCRC[11]、NewCRC[12]、NewCRC[13]、NewCRC[14]、NewCRC[15]、NewCRC[16]、NewCRC[17]，另一组生成循环冗余校验数据的生成电路根据待输出的a*b个数据中的剩余a2*b个数据，例如，第5行至第8行的数据D32至D63，生成第二组校验数据NewCRC[20]、NewCRC[21]、NewCRC[22]、NewCRC[23]、NewCRC[24]、NewCRC[25]、NewCRC[26]、NewCRC[27]。
优选地，根据表一所示的数据D0至D31来生成第一组校验数据的生成电路包括逻辑关系式如式一所示的组合逻辑电路，根据表一所示的数据D32至D63来生成第二组校验数据的生成电路包括逻辑关系式如式二所示的组合逻辑电路：
式一：
NewCRC[10]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^[D31]^
            [D30]^[D28]^[D23]^[D21]^[D19]^[D18]^[D16]^
            [D14]^[D12]^[D8]^[D7]^[D6]^[D0]；
NewCRC[11]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            [D30]^[D29]^[D28]^[D24]^[D23]^[D22]^[D21]^
            [D20]^[D18]^[D17]^[D16]^[D15]^[D14]^[D13]^
            [D12]^[D9]^[D6]^[D1]^[D0]；
NewCRC[12]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            [D29]^[D28]^[D25]^[D24]^[D22]^[D17]^[D15]^
            [D13]^[D12]^[D10]^[D8]^[D6]^[D2]^[D1]^[D0]；
NewCRC[13]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^[D30]^
            [D29]^[D26]^[D25]^[D23]^[D18]^[D16]^[D14]^
            [D13]^[D11]^[D9]^[D7]^[D3]^[D2]^[D1]；
NewCRC[14]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^[D31]^
            [D30]^[D27]^[D26]^[D24]^[D19]^[D17]^[D15]^
            [D14]^[D12]^[D10]^[D8]^[D4]^[D3]^[D2]；
NewCRC[15]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^[D31]^
            [D28]^[D27]^[D25]^[D20]^[D18]^[D16]^[D15]^
            [D13]^[D11]^[D9]^[D5]^[D4]^[D3]；
NewCRC[16]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^[D29]^
            [D28]^[D26]^[D21]^[D19]^[D17]^[D16]^[D14]^
            [D12]^[D10]^[D6]^[D5]^[D4]；
NewCRC[17]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^[D30]^
            [D29]^[D27]^[D22]^[D20]^[D18]^[D17]^[D15]^
            [D13]^[D11]^[D7]^[D6]^[D5]；
式二：
NewCRC[20]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^[D63]^
            [D62]^[D60]^[D55]^[D53]^[D51]^[D50]^[D48]^
            [D46]^[D44]^[D40]^[D39]^[D38]^[D32]；
NewCRC[21]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            [D62]^[D61]^[D60]^[D56]^[D55]^[D54]^[D53]^
            [D52]^[D50]^[D49]^[D48]^[D47]^[D46]^[D45]^
            [D44]^[D41]^[D38]^[D33]^[D32]；
NewCRC[22]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            [D61]^[D60]^[D57]^[D56]^[D54]^[D49]^[D47]^
            [D45]^[D44]^[D42]^[D40]^[D38]^[D34]^[D33]^[D32]；
NewCRC[23]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^[D62]^
            [D61]^[D58]^[D57]^[D55]^[D50]^[D48]^[D46]^
            [D45]^[D43]^[D41]^[D39]^[D35]^[D34]^[D33]；
NewCRC[24]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^[D63]^
            [D62]^[D59]^[D58]^[D56]^[D51]^[D49]^[D47]^
            [D46]^[D44]^[D42]^[D40]^[D36]^[D35]^[D34]；
NewCRC[25]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^[D63]^
            [D60]^[D59]^[D57]^[D52]^[D50]^[D48]^[D47]^
            [D45]^[D43]^[D41]^[D37]^[D36]^[D35]；
NewCRC[26]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^[D61]^
            [D60]^[D58]^[D53]^[D51]^[D49]^[D48]^[D46]^
            [D44]^[D42]^[D38]^[D37]^[D36]；
NewCRC[27]＝1^1^1^1^1^1^1^
            1^1^1^1^1^1^1^
            1^1^1^1^1^1^[D62]^
            [D61]^[D59]^[D54]^[D52]^[D50]^[D49]^[D47]^
            [D45]^[D43]^[D39]^[D38]^[D37]；
所述第一数据处理单元12连接在所述校验数据生成单元11输出端，用于根据待输出的a*b个数据中每a个数据来确定与该a个数据对应的第一转位控制数据，并确定来自所述校验数据生成单元的第一组校验数据与第二组校验数据构成的数据中每a个数据对应的第一转位控制数据均为第二数值，并当所确定的第一转位控制数据为第一数值时，将该第一转位控制数据对应的a个待输出的数据取反后再输出，否则直接将该a个待输出的数据输出，并输出与每a个数据对应的第一转位控制数据。
例如，第一数值为0，第二数值为1。在待输出的a*b个数据中，若a个数据中有一半以上数据为0，则所述第一数据处理单元12确定该a个数据对应的第一转位控制数据为第一数值，即0，否则，确定该a个数据对应的第一转位控制数据为第二数值，即1。
优选地，所述第一数据处理单元12包括累加器、比较电路以及a(例如a＝8)个逻辑关系为A1B1+A1B1的第一组合逻辑电路等。其中，累加器用于将待输出的a(a＝8)个数据，例如，上述表一中的第一列数据D0、D8、D16、D24、D32、D40、D48、D56进行累加；所述比较电路连接所述累加器的输出端，用于将累加器输出的结果与二进制数100(即a/2＝8/2＝4)进行比较后输出该8个数据对应的第一转位控制数据；在a＝8个第一组合逻辑电路中，每一个中的A1为接入的比较电路输出的第一转位控制数据，B1为与A1(即接入的第一转位控制数据)所对应的a个数据中的一个，例如，第1个第一组合逻辑电路的B1为接入的待输出的数据D0，第2个第一组合逻辑电路的B1为接入的待输出的数据D8，第3个第一组合逻辑电路的B1为接入的待输出的数据D16，第4个第一组合逻辑电路的B1为接入的待输出的数据D24，第5个第一组合逻辑电路的B1为接入的待输出的数据D32，第6个第一组合逻辑电路的B1为接入的待输出的数据D40，第7个第一组合逻辑电路的B1为接入的待输出的数据D48，第8个第一组合逻辑电路的B1为接入的待输出的数据D56，由此，当第一转位控制数据为第一数值，即A1＝0，所述a＝8个第一组合逻辑电路的输出
Figure BDA0000075003900000081
也就是所述8个第一组合逻辑电路分别输出待输出的数据D0、D8、D16、D24、D32、D40、D48、D56的反数据
Figure BDA0000075003900000082
Figure BDA0000075003900000083
否则A1＝1，则所述a＝8个第一组合逻辑电路的输出
Figure BDA0000075003900000084
即分别输出待输出的数据D0、D8、D16、D24、D32、D40、D48、D56，由此经过b＝8次操作后，所述第一数据处理单元11可累计输出a*b＝8*8个数据以及每a＝8个数据所对应的第一转位控制数据，并且，所述第一数据处理单元12还确定来自校验数据生成单元11的第一组校验数据NewCRC[10]、NewCRC[11]、NewCRC[12]、NewCRC[13]与第二组校验数据NewCRC[20]、NewCRC[21]、NewCRC[22]、NewCRC[23]构成的a＝8个数据的第一转位控制数据为第二数值，确定来自校验数据生成单元11的第一组校验数据NewCRC[14]、NewCRC[15]、NewCRC[16]、NewCRC[17]与第二组校验数据NewCRC[24]、NewCRC[25]、NewCRC[26]、NewCRC[27]构成的a＝8个数据的第一转位控制数据也为第二数值。由此，所述第一数据处理单元12累计输出的a*b＝8*8个数据、第一组校验数据及第二组校验数据如下表二所示，且每a＝8个数据所对应的第二转位控制数据如表三，其中第1至第10个第二转位控制数据分别与表二中的第1至第10列中的8个数据对应：
表二：
  d0   d1   d2   d3   d4   d5   d6   d7   NewCRC[10]   NewCRC[14]
  d8   d9   d10   d11   d12   d13   d14   d15   NewCRC[11]   NewCRC[15]
  d16   d17   d18   d19   d20   d21   d22   d23   NewCRC[12]   NewCRC[16]
  d24   d25   d26   d27   d28   d29   d30   d31   NewCRC[13]   NewCRC[17]
  d32   d33   d34   d35   d36   d37   d38   d39   NewCRC[20]   NewCRC[24]
  d40   d41   d42   d43   d44   d45   d46   d47   NewCRC[21]   NewCRC[25]
  d48   d49   d50   d51   d52   d53   d54   d55   NewCRC[22]   NewCRC[26]
  d56   d57   d58   d59   d60   d61   d62   d63   NewCRC[23]   NewCRC[27]
表三：
D64   D65   D66   D67   D68   D69   D70   D71   1   1
此外，所述第一数据处理单元12也可以同时确定a*b个数据中每a个数据对应的第一转位控制数据以及确定第一组校验数据与第二组校验数据构成的数据中每a个数据对应的第一转位控制数据均为第二数值，随后再根据每一个第一转位控制数据对该个第一转位控制数据对应的a个数据进行处理，由此，经过b+2个时钟沿(上升沿和下降沿)依次输出a个数据，第一组校验数据与第二组校验数据构成的数据。
所述第一数据输出单元13连接第一数据处理单元12输出端，设有第一数据总线及第一数据转位控制线DBI1，用于输出来自所述第一数据处理单元的a*b个数据、第一组校验数据、第二组校验数据以及第一转位控制数据，其中，每一次由所述第一数据总线输出a个数据的同时，通过第一数据转位控制线输出该a个数据对应的第一转位控制数据。
例如，所述第一数据输出单元13通过第一数据总线输出a*b＝8*8个数，例如，表二所示的第1至第8列数据、以及第一组校验数据与第二组校验数据，例如，表二所示的第9至第10列数据，同时每输出1列数据时将该列数据对应的第一转位控制数据由第一数据转位控制线DBI 1输出。
优选地，所述第一数据输出单元13包括第一子数据输出单元。所述第一子数据输出单元分别连接第一数据处理单元12输出端，设有第一数据总线及第一数据转位控制线，用于通过第一数据总线输出所生成的写数据采集信号，还用于每一次由所述第一数据总线输出来自第一数据处理单元的a个数据的同时，通过第一数据转位控制线输出该a个数据对应的第一转位控制数据，并在第b次输出来自第一数据处理单元的a个数据后，再输出来自校验数据生成单元的第一组校验数据与第二组校验数据。
例如，所述第一子数据输出单元通过第一数据总线中的DQS1输出所生成的写数据采集信号，同时在写数据采集信号的第1个上升沿通过第一数据总线中的DQ1[7:0]将a个数据，例如表二所示的第1列数据输出，同时通过第一数据转位控制线DBI1输出该第1列数据对应的第一转位控制数据，例如，上述表三中的第1个数据D64，接着，所述第一子数据输出单元在写数据采集信号第1个下降沿通过第一数据总线中的DQ1[7:0]将a个数据，例如表二所示的第2列数据输出，同时通过第一数据转位控制线DBI 1输出该第2列数据对应的第一转位控制数据，例如，上述表三中的第2个数据D65，接着，所述第一子数据输出单元再在写数据采集信号的第2个上升沿通过第一数据总线中的DQ1[7:0]将a个数据，例如表二所示的第3列数据输出，同时通过第一数据转位控制线DBI1输出该第3列数据对应的第一转位控制数据，例如，上述表三中的第3个数据D66，……在所述第一子数据输出单元在写数据采集信号的第4个下降沿通过第一数据总线中的DQ1[7:0]将a个数据，例如表二所示的第8列数据输出，同时通过第一数据转位控制线DBI 1输出该第8列数据对应的第一转位控制数据，例如，上述表三中的第8个数据D71后，所述第一子数据输出单元在写数据采集信号的第5个上升沿第b+1＝8+1＝9次通过第一数据总线中的DQ1[7:0]将来自校验数据生成单元12的第一组校验数据与第二组校验数据，例如表二所示的第9列数据输出，同时通过第一数据转位控制线DBI1输出该第9列数据对应的第一转位控制数据，上述表三中的第9个数据1；随后，所述第一子数据输出单元在写数据采集信号的第5个下降沿第b+2＝8+1＝10次通过第一数据总线中的DQ1[7:0]将来自校验数据生成单元12的第一组校验数据与第二组校验数据，例如表二所示的第10列数据输出，同时通过第一数据转位控制线DBI 1输出该第10列数据对应的第一转位控制数据，上述表三中的第10个数据1。
需要说明的是，所述第一数据输出单元输出数据的方式并非以所示为限。此外，所述第一数据输出单元13生成写数据采集信号的方式已为本领域技术人员所理解，故在此不再详述。
所述第一数据采集单元21设有第二数据总线与第二数据转位控制线，用于每一次由第二数据总线采集a个数据，以累计采集a*b个数据、第一组校验数据以及第二组校验数据，并由第二数据转位控制线采集每a个数据对应的第二转位控制数据。
如图1所示，所述第二数据总线连接所述数据输出电路1的第一数据总线，所述第二数据转位控制线DBI2连接所述数据输出电路1的第一数据转位控制线DBI1，故第二数据总线传输的数据来自第一数据输出单元13，第二数据转位控制线传输的第二转位控制数据也来自第一数据输出单元13，也就是第一数据输出单元13输出的第一转位控制数据。
例如，所述第一数据采集单元21采集来自第一数据输出单元13的a*b＝8*8个数据，第一组校验数据NewCRC[10]、NewCRC[11]、NewCRC[12]、NewCRC[13]、NewCRC[14]、NewCRC[15]、NewCRC[16]、NewCRC[17]与第二组校验数据NewCRC[20]、NewCRC[21]、NewCRC[22]、NewCRC[23]、NewCRC[24]、NewCRC[25]、NewCRC[26]、NewCRC[27]，如上述表二所示的第1至第10列数据，同时所述第一数据采集单元21还采集来自第一数据输出单元13输出的第一转位控制数据，例如，表三所示的10个第一转位控制数据。
优选地，所述数据采集单元21还可包括第一时序校正电路。该第一时序校正电路用于用于根据来自第二数据总线的写数据采集信号校正时序以便能正确采集来自第一数据总线的数据及来自第一数据转位控制线的转位控制数据。例如，该第一时序校正电路根据来自第二数据总线中的DQS2的写数据采集信号来进行时序的校正等等。
需要说明的是，本领域技术人员根据上述描述，应该理解第一时序校正电路的电路结构，故在此不再详述。
优选地，所述第一数据采集单元包括第一子采集单元。所述第一子采集单元设有第二数据总线与第二数据转位控制线，用于每一次由第二数据总线采集a个数据、同时由第二数据转位控制线采集与该a个数据对应的第二转位控制数据，且将第b次采集后再采集的数据作为第一组校验数据及第二组校验数据。
例如，所述第一子采集单元根据来自第二数据总线中的DQS2的写数据采集信号通过第二数据总线中的DQ2[7:0]在写数据采集信号的第1个上升沿第1次采集来自第一数据输出单元13输出的a个数据，例如，上述表二中的第1列数据，同时通过第二数据转位控制线DBI2采集来自第一数据输出单元13的第一转位控制数据，例如，上述表三中的第1个数据D64，随后，所述第一子采集单元通过第二数据总线中的DQ2[7:0]在写数据采集信号的第1个下降沿第2次采集来自第一数据输出单元13输出的a个数据，例如，上述表二中的第2列数据，同时通过第二数据转位控制线DBI2采集来自第一数据输出单元13的第一转位控制数据，例如，上述表三中的第2个数据D65，……随后，所述第一子采集单元通过第二数据总线中的DQ2[7:0]在写数据采集信号的第4个下降沿第8次采集来自第一数据输出单元13输出的a个数据，例如，上述表二中的第8列数据，同时通过第二数据转位控制线DBI2采集来自第一数据输出单元13的第一转位控制数据，例如，上述表二中的第8个数据D71，接着，在第b＝8次之后，所述第一子采集单元在写数据采集信号的第5个上升沿第9次通过第二数据总线中的DQ2[7:0]采集来自第一数据输出单元13的第一组校验数据与第二组校验数据，例如，上述表二中的第9列数据，同时通过第二数据转位控制线DBI2采集来自第一数据输出单元13的第一转位控制数据，例如，上述表二中的第9个数据1；最后，所述第一子采集单元在写数据采集信号的第5个下降沿第10次通过第二数据总线中的DQ2[7:0]采集第一组校验数据与第二组校验数据，例如，上述表二中的第10列数据，同时通过第二数据转位控制线DBI2采集来自第一数据输出单元13的第一转位控制数据，例如，上述表二中的第10个数据1。
所述第一数据还原单元22连接所述数据采集单元21的输出端，用于当来自数据采集单元21的第二转位控制数据为第一数值时将与该转位控制数据对应的a个数据取反后输出，否则直接将该a个数据输出。
例如，所述第一数值为“0”。
优选地，所述数据还原单元22可包括a(例如a＝8)个逻辑关系式为
Figure BDA0000075003900000121
的第二组合逻辑电路等，其中，每一个第二组合逻辑电路中的A2均为来自数据采集单元21的第二转位控制数据，B2为来自数据采集单元的a个数据中的1个，由此来实现当第二转位控制数据A2＝0时，每一个第二组合逻辑电路输出
Figure BDA0000075003900000122
也就是分别输出来自数据采集单元的a个数据中的相应数据的反数据；当第二转位控制数据A2＝1时，每一个第二组合逻辑电路输出
Figure BDA0000075003900000123
也就是分别输出来自数据采集单元的a个数据中的相应数据。
例如，所述数据还原单元22第1至第10次输出的数据分别如下表四所示，其中，第9列与第10列中的第1至4行为第一组校验数据，第9列与第10列中的第5至8行为第二组校验数据：
表四：
  D0’   D1’   D2’   D3’   D4’   D5’   D6’   D7’   NewCRC[10]   NewCRC[14]
D8’ D9’ D10’ D11’ D12’ D13’ D14’ D15’ NewCRC[11] NewCRC[15]
D16’ D17’ D18’ D19’ D20’ D21’ D22’ D23’ NewCRC[12] NewCRC[16]
D24’ D25’ D26’ D27’ D28’ D29’ D30’ D31’ NewCRC[13] NewCRC[17]
D32’ D33’ D34’ D35’ D36’ D37’ D38’ D39’ NewCRC[20] NewCRC[24]
D40’ D41’ D42’ D43’ D44’ D45’ D46’ D47’ NewCRC[21] NewCRC[25]
D48’ D49’ D50’ D51’ D52’ D53’ D54’ D55’ NewCRC[22] NewCRC[26]
D56’ D57’ D58’ D59’ D60’ D61’ D62’ D63’ NewCRC[23] NewCRC[27]
所述写入单元23分别连接所述数据还原单元22的输出端，用于将来自所述数据还原单元22的a*b个数据中的a1*b个数据及第一组校验数据通过第三数据总线写入一个内存芯片，将来自所述数据还原单元22的a*b个数据中的a2*b个数据及第二组校验数据通过第三数据总线写入另一个内存芯片。
例如，优选地，所述写入单元23在在第三数据总线中的DQS3输出所生成的写数据采集信号的上升沿或下降沿通过第三数据总线中的DQ3[3:0]将来自所述数据还原单元22的a1*b个数据及第一组校验数据，例如，上述表四中第1至第10列中第1行至第4行的数据，写入内存芯片31，并通过第三数据总线DQ3中的[7:4]将来自所述数据还原单元22的a2*b个数据及第二组校验数据，例如，上述表四中第1至第10列中第5行至第8行的数据，写入内存芯片32。
本领域技术人员应该理解，所述写入单元23可通过将来自第二数据总线中的DQS2的写数据采集信号延迟来生成由第三数据总线中的DQS3输出的写数据采集信号，故在此不再详述。
图2示出了本发明一个优选实施例的将数据读出内存芯片的数据读写系统示意图。其中，所述数据读写系统包括读取电路3与数据接收电路4；所述读取电路3包括数据读取单元31、第二数据处理单元32及第二数据输出单元33；所述数据接收电路4包括第二数据采集单元41、第二数据还原单元42及校验单元43。
所述数据读取单元31设有连接两个内存芯片的第四数据总线，用于通过第四数据总线由一个内存芯片读取a1*b个数据及第三组校验数据、由另一个内存芯片读取a2*b个数据及第四组校验数据。
例如，所述数据读取单元31通过第四数据总线DQ4[3:0]读取内存芯片31的a1*b＝4*8个数据以及第三组校验数据NewCRC[10]’、NewCRC[11]’、NewCRC[12]‘、NewCRC[13]’、NewCRC[14]’、NewCRC[15]’、NewCRC[16]’、NewCRC[17]’，例如，如下述表五所示的第1行至第4行的数据；此外，所述数据读取单元31还通过第四数据总线DQ4[7:4]读取内存芯片32的a2*b＝4*8个数据以及第四组校验数据NewCRC[20]’、NewCRC[21]’、NewCRC[22]’、NewCRC[23]’、NewCRC[24]’、NewCRC[25]’、NewCRC[26]‘、NewCRC[27]’，例如，如下述表五所示的第5行至第8行的数据：
表五：
  D0”   D1”   D2”   D3”   D4”   D5”   D6”   D7”   NewCRC[10]’   NewCRC[14]’
  D8”   D9”   D10”   D11”   D12”   D13”   D14”   D15”   NewCRC[11]’   NewCRC[15]’
  D16”   D17”   D18”   D19”   D20”   D21”   D22”   D23”   NewCRC[12]’   NewCRC[16]’
  D24”   D25”   D26”   D27”   D28”   D29”   D30”   D31”   NewCRC[13]’   NewCRC[17]’
  D32”   D33”   D34”   D35”   D36”   D37”   D38”   D39”   NewCRC[20]’   NewCRC[24]’
  D40”   D41”   D42”   D43”   D44”   D45”   D46”   D47”   NewCRC[21]’   NewCRC[25]’
  D48”   D49”   D50”   D51”   D52”   D53”   D54”   D55”   NewCRC[22]’   NewCRC[26]’
  D56”   D57”   D58”   D59”   D60”   D61”   D62”   D63”   NewCRC[23]’   NewCRC[27]’
优选地，所述数据读取单元包括第二时序校正电路，用于根据来自第四数据总线的读数据采集信号校正时序以便通过第四数据总线准确读取数据。例如，第二时序校正电路可根据来自第四数据总线中的DQS4的读数据采集信号来校正时序等。
需要说明的是，本领域技术人员根据上述描述，应该理解第二时序校正电路的电路结构，故在此不再详述。
优选地，所述数据读取单元31包括子读取单元。所述子读取单元用于每一次通过第四数据总线由一个内存芯片读取a1个数据、由另一个内存芯片读取a2个数据后输出，其中，第b次读取之后，再由一个内存芯片读取第三组校验数据、由另一个内存芯片读取第四组校验数据。
例如，所述子读取单元在来自第四数据总线中的DQS4的读数据采集信号的第1个上升沿第1次通过第四数据总线中的DQ4[3:0]由内存芯片31读取a1＝4个数据，例如，上述表五中第1列的第1至4行的数据，并通过第四数据总线中的DQ4[7:4]由内存芯片32读取a2＝4个数据，例如，上述表五中第1列的第5至8行的数据；接着，所述子读取单元在读数据采集信号的第1个下降沿第2次通过第四数据总线中的DQ4[3:0]由内存芯片31读取a1＝4个数据，例如，上述表五中第2列的第1至4行的数据，并通过第四数据总线中的DQ4[7:4]由内存芯片32读取a2＝4个数据，例如，上述表五中第2列的第5至8行的数据；……所述子读取单元在读数据采集信号的第4个下降沿第8次通过第四数据总线中的DQ4[3:0]由内存芯片31读取a1＝4个数据，例如，上述表五中第8列的第1至4行的数据，并通过第四数据总线中的DQ4[7:4]由内存芯片32读取a2＝4个数据，例如，上述表五中第8列的第5至8行的数据；随后，在第b＝8次读取之后，所述子读取单元再在读数据采集信号的第5个上升沿第9次通过第四数据总线中的DQ4[3:0]由内存芯片31读取第三组校验数据，例如，上述表五中第9列的第1至4行的数据NewCRC[10]’、NewCRC[11]’、NewCRC[12]’、NewCRC[13]’，并通过第四数据总线中的DQ4[7:4]由内存芯片32读取第四组校验数据，例如，上述表五中第9列的第5至8行的数据NewCRC[20]’、NewCRC[21]‘、NewCRC[22]’、NewCRC[23]’；随后所述子读取单元再在读数据采集信号的第5个下降沿第10次通过第四数据总线中的DQ4[3:0]由内存芯片31读取第三组校验数据，例如，上述表五中第10列的第1至4行的数据NewCRC[14]’、NewCRC[15]’、NewCRC[16]’、NewCRC[17]’，并通过通过第四数据总线中的DQ4[7:4]由内存芯片32读取第四组校验数据，例如，上述表五中第10列的第5至8行的数据NewCRC[24]’、NewCRC[25]’、NewCRC[26]’、NewCRC[27]’。
所述第二数据处理单元32连接数据读取单元31的输出端，用于确定来自数据读取单元的a*b个数据中每a个数据所对应的第三转位控制数据，并确定第三组校验数据与第四组校验数据构成的数据中每a个数据对应的第三转位控制数据为第二数值，并当所确定的第三转位控制数据为第一数值时，将该个第三转位控制数据对应的a个数据取反后输出，否则直接将该a个数据输出，并将每a个数据对应的第三转位控制数据输出，其中，a＝a1+a2。
例如，所述第一数值为0。
例如，所述第二数据处理单元32对来自数据读取单元31的a*b个数据，如上述表五所示的第1至第8列的a*b＝8*8个数据，确定每a＝8个数据对应的第三转位控制数据，并当所确定的第三转位控制数据为第一数值时，将该个第三转位控制数据对应的a＝8个数据取反后输出，否则直接将该a＝8个数据输出，并将每a＝8个数据对应的第三转位控制数据输出，并确定第三组校验数据与第四组校验数据构成的数据中每a个数据，例如上述表五所示的第9与第10列的数据，对应的第三转位控制数据为第二数值。
所述第二数据处理单元32的电路结构及工作原理与前述第一数据处理单元12的电路结构及工作原理相同或相似，在此以引用的方式包含于此，不再赘述。
所述第二数据输出单元33连接第二数据处理单元32输出端，用于每一次通过第五数据总线输出来自第二数据处理单元32的a个数据，以累计输出a*b个数据以及第三组校验数据与第四组校验数据，其中，每一次输出a个数据时，通过第三数据转位控制线输出与该a个数据对应的第三转位控制数据。
例如，优选地，所述第二数据输出单元33通过第五数据总线中的DQS5输出所生成的读数据采集信号，并通过第五数据总线中的DQ5[7:0]在读数据采集信号的第1个上升沿第1次输出来自第二数据处理单元32的a*b＝8*8个数据中的a＝8个，例如，下述表六中的第1列数据，并通过第三数据转位控制线DBI3输出与该a＝8个数据对应的第三转位控制数据，例如，下述表七中的第1个数据D64’，接着，所述第二数据输出单元33在读数据采集信号的第1个下降沿通过第五数据总线中的DQ5[7:0]第2次输出来自第二数据处理单元32的a*b＝8*8个数据中的a＝8个，例如，下述表六中的第2列数据，并通过第三数据转位控制线DBI3输出与该a＝8个数据对应的第三转位控制数据，例如，下述表七中的第2个数据D65’，……所述第二数据输出单元33在读数据采集信号的第4个下降沿第b＝8次输出a＝8个数据，例如，下述表六中的第8列数据，并通过第三数据转位控制线DBI3输出与该a＝8个数据对应的第三转位控制数据，例如，下述表七中的第8个数据D71’后，所述第二数据输出单元33在读数据采集信号的第5个上升沿第9次通过第五数据总线中的DQ5[3:0]输出来自所述数据读取单元31的第三组校验数据(例如，下述表六中的第9列第1至4行数据)、通过第五数据总线中的DQ5[7:4]输出来自所述数据读取单元31的第四组校验数据(例如，下述表六中的第9列第5至8行数据)，并通过第三数据转位控制线DBI3输出与该a＝8个校验数据对应的第三转位控制数据，例如，下述表七中的第9个数据1，随后所述第二数据输出单元33在读数据采集信号的第5个下降沿第10次通过第五数据总线中的DQ5[3:0]输出来自所述数据读取单元31的第三组校验数据(例如，下述表六中的第10列第1至4行数据)、通过第五数据总线中的DQ5[7:4]输出来自所述数据读取单元31的第四组校验数据(例如，下述表六中的第10列第5至8行数据)，并通过第三数据转位控制线DBI3输出与该a＝8个校验数据对应的第三转位控制数据，例如，下述表七中的第10个数据1：
表六：
  d0’   d1’   d2’   d3’   d4’   d5’   d6’   d7’   NewCRC[10]’   NewCRC[14]’
  d8’   d9’   d10’   d11’   d12’   d13’   d14’   d15’   NewCRC[11]’   NewCRC[15]’
  d16’   d17’   d18’   d19’   d20’   d21’   d22’   d23’   NewCRC[12]’   NewCRC[16]’
  d24’   d25’   d26’   d27’   d28’   d29’   d30’   d31’   NewCRC[13]’   NewCRC[17]’
  d32’   d33’   d34’   d35’   d36’   d37’   d38’   d39’   NewCRC[20]’   NewCRC[24]’
  d40’   d41’   d42’   d43’   d44’   d45’   d46’   d47’   NewCRC[21]’   NewCRC[25]’
d48’ d49’ d50’ d51’ d52’ d53’ d54’ d55’ NewCRC[22]’ NewCRC[26]’
d56 ’ d57’ d58’ d59’ d60’ d61’ d62’ d63’ NewCRC[23]’ NewCRC[27]’
表七：
D64’ D65’ D66’ D67’ D68’ D69’ D70’ D71’ 1 1
本领域技术人员应能理解，所述第二数据输出单元33可将来自第四数据总线的读数据采集信号延迟来生成由第五数据总线中的DQS5输出的读数据采集信号，故在此不再详述。
所述第二数据采集单元41设有第六数据总线及第四数据转位控制线，用于每一次通过第六数据总线采集a个数据，以累计采集a*b个数据、第三组校验数据及第四组校验数据，并通过第四数据转位控制线采集每a个数据对应的第四转位控制数据。
如图2所示，所述第六数据总线连接第五数据总线，第四数据转位控制线DBI4连接第三数据转位控制线DBI3，由此，所述第二数据采集单元41通过第六数据总线采集a*b个数据、第三组校验数据、第四组校验数据、以及通过第四转位控制数据采集的第四转位控制数据均来自第二数据输出单元33。
例如，所述第二数据采集单元41通过第六数据总线采集来自第二数据输出单元33的a*b＝8*8个数据、第三组校验数据及第四组校验数据，如上述表六所示，并通过第四数据转位控制线采集与该a*b＝8*8个数据中每a＝8个数据对应的来自第二数据输出单元33的第四转位控制数据，例如，如表七所示。
优选地，所述第二数据采集单元41包括第三时序校正电路，用于根据来自第六数据总线的读数据采集信号来校正时序以便通过第六数据总线准确采集数据。例如，第三时序校正电路根据来自第六数据总线中的DQS6的读数据采集信号来校正时序。
需要说明的是，本领域技术人员根据上述描述，应该理解第三时序校正电路的电路结构，故在此不再详述。
更为优选地，所述第二数据采集单元41包括第二子采集单元。所述第二子采集单元设有第六数据总线及第四数据转位线，用于每一次由第六数据总线采集a个数据、同时由第四数据转位控制线采集与该a个数据对应的第四转位控制数据，且将第b次之后的两次由第六数据总线所采集的数据作为第三组校验数据与第四组校验数据。
例如，所述第二子采集单元根据用于根据来自第六数据总线中的DQS6的读数据采集信号来通过第六数据总线中的DQ6[7:0]在读数据采集信号的第1个上升沿第1次采集来自第二数据输出单元33输出的a个数据，例如，上述表六中的第1列数据，同时通过第四数据转位控制线DBI4采集来自第二数据输出单元33的第三转位控制数据，例如，上述表七中的第1个数据D64’，随后，所述第二子采集单元在读数据采集信号的第1个下降沿通过第六数据总线中的DQ6[7:0]第2次采集来自第二数据输出端元33输出的a个数据，例如，上述表六中的第2列数据，同时通过第四数据转位控制线DBI4采集来自第二数据输出单元33的第三转位控制数据，例如，上述表七中的第2个数据D65’，……随后，所述第二子采集单元在读数据采集信号的第4个下降沿通过第六数据总线中的DQ6[7:0]第8次采集来自第二数据输出端元33输出的a个数据，例如，上述表六中的第8列数据，同时通过第四数据转位控制线DBI4采集来自第二数据输出单元33的第三转位控制数据，例如，上述表七中的第8个数据D71’，接着，在第b＝8次之后，所述第二子采集单元在读数据采集信号的第5个上升沿第9次通过第六数据总线中的DQ6[7:0]采集第三组校验数据与第四组校验数据，例如，上述表六中的第9列数据，同时通过第四数据转位控制线DBI4采集来自第二数据输出单元33的第三转位控制数据，例如，上述表七中的第9个数据1，最后，所述第二子采集单元在读数据采集信号的第5个下降沿第10次通过第六数据总线中的DQ6[7:0]采集第三组校验数据与第四组校验数据，例如，上述表六中的第10列数据，同时通过第四数据转位控制线DBI4采集来自第二数据输出单元33的第三转位控制数据，例如，上述表七中的第10个数据1。
所述第二数据还原单元42连接第二数据采集单元41输出端，用于当第四转位控制数据为第一数值时，将该第四转位控制数据对应的a个数据取反后输出，否则直接将该a个数据输出。
例如，第一数值为0。
例如，所述第二数据还原单元42根据来自第二数据采集单元41的第四转位控制数据，例如，如表七所示的第四转位控制数据，对来自第二数据采集单元41的每a个数据，例如，上述表六所示的第1至第10列数据进行处理。
所述第二数据还原单元42的电路结构与所述第一数据还原单元22的电路结构相同或相似，并以引用的方式包含于此，不再赘述。
所述校验单元43连接所述第二数据还原单元42的输出端，用于根据来自第二数据还原单元42的第三组校验数据来校验来自第二数据还原单元42的a*b个数据中a1*b个数据是否出错，并根据来自第二数据还原单元42的第四组校验数据来校验来自第二数据还原单元42的a*b个数据中a2*b个数据是否出错，以校验来自第二数据采集单元的a*b个数据是否出错。
其中，所述校验单元43的电路结构根据前述校验数据生成单元11生成两组校验数据的方式来确定。例如，前述校验数据生成单元11采用生成循环冗余校验数据的生成电路来生成校验数据，则相应地，所述校验单元43包括待比较校验数据生成电路与校验数据比较电路。优选地，待比较校验数据生成电路包括生成循环冗余校验数据的生成电路。
例如，来自第二数据还原单元42的a*b个、第三组校验数据与第四组校验数据如下表八所示：
表八：
D0”’ D1”’ D2”’ D3”’ D4”’ D5”’ D6”’ D7”’ NewCRC[10]’ NewCRC[14]’
D8”’ D9”’ D10”’ D11”’ D12”’ D13”’ D14”’ D15”’ NewCRC[11]’ NewCRC[15]’
D16”’ D17”’ D18”’ D19”’ D20”’ D21”’ D22”’ D23”’ NewCRC[12]’ NewCRC[16]’
D24”’ D25”’ D26”’ D27”’ D28”’ D29”’ D30”’ D31”’ NewCRC[13]’ NewCRC[17]’
D32”’ D33”’ D34”’ D35”’ D36”’ D37”’ D38”’ D39”’ NewCRC[20]’ NewCRC[24]’
D40”’ D41”’ D42”’ D43”’ D44”’ D45”’ D46”’ D47”’ NewCRC[21]’ NewCRC[25]’
D48”’ D49”’ D50”’ D51”’ D52”’ D53”’ D54”’ D55”’ NewCRC[22]’ NewCRC[26]’
D56”’ D57”’ D58”’ D59”’ D60”’ D61”’ D62”’ D63”’ NewCRC[23]’ NewCRC[27]’
一组生成循环冗余校验数据的生成电路根据上述表八中的a1*b个数据，例如，第1行至第4行的数据D0”’至D31”’，生成第一组待比较校验数据NewCRC[10]”、NewCRC[11]”、NewCRC[12]”、NewCRC[13]”、NewCRC[14]”、NewCRC[15]”、NewCRC[16]”、NewCRC[17]”，另一组生成循环冗余校验数据的生成电路根据待输出的a*b个数据中的剩余a2*b个数据，例如，第5行至第8行的数据D32”’至D63”’，生成第二组待比较校验数据NewCRC[20]”、NewCRC[21]”、NewCRC[22]”、NewCRC[23]”、NewCRC[24]”、NewCRC[25]”、NewCRC[26]”、NewCRC[27]”。
优选地，根据表八所示的数据D0”’至D31”’来生成第一组待比较校验数据的生成电路包括逻辑关系式如式三所示的组合逻辑电路，根据表八所示的数据D32”’至D63”’来生成第二组待比较校验数据的生成电路包括逻辑关系式如式四所示的组合逻辑电路：
式三：20110711
NewCRC[10]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^[D31”’]^
              [D30”’]^[D28”’]^[D23”’]^[D21”’]^[D19”’]^[D18”’]^[D16”’]^
              [D14”’]^[D12”’]^[D8”’]^[D7”’]^[D6”’]^[D0”’]；
NewCRC[11]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              [D30”’]^[D29”’]^[D28”’]^[D24”’]^[D23”’]^[D22”’]^[D21”’]^
              [D20”’]^[D18”’]^[D17”’]^[D16”’]^[D15”’]^[D14”’]^[D13”’]^
              [D12”’]^[D9”’]^[D6”’]^[D1”’]^[D0”’]；
NewCRC[12]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              [D29”’]^[D28”’]^[D25”’]^[D24”’]^[D22”’]^[D17”’]^[D15”’]^
              [D13”’]^[D12”’]^[D10”’]^[D8”’]^[D6”’]^[D2”’]^[D1”’]^[D0”’]；
NewCRC[13]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^[D30”’]^
              [D29”’]^[D26”’]^[D25”’]^[D23”’]^[D18”’]^[D16”’]^[D14”’]^
              [D13”’]^[D11”’]^[D9”’]^[D7”’]^[D3”’]^[D2”’]^[D1”’]；
NewCRC[14]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^[D31”’]^
              [D30”’]^[D27”’]^[D26”’]^[D24”’]^[D19”’]^[D17”’]^[D15”’]^
              [D14”’]^[D12”’]^[D10”’]^[D8”’]^[D4”’]^[D3”’]^[D2”’]；
NewCRC[15]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^[D31”’]^
              [D28”’]^[D27”’]^[D25”’]^[D20”’]^[D18”’]^[D16”’]^[D15”’]^
              [D13”’]^[D11”’]^[D9”’]^[D5”’]^[D4”’]^[D3”’]；
NewCRC[16]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^[D29”’]^
              [D28”’]^[D26”’]^[D21”’]^[D19”’]^[D17”’]^[D16”’]^[D14”’]^
              [D12”’]^[D10”’]^[D6”’]^[D5”’]^[D4”’]；
NewCRC[17]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^[D30”’]^
              [D29”’]^[D27”’]^[D22”’]^[D20”’]^[D18”’]^[D17”’]^[D15”’]^
              [D13”’]^[D11”’]^[D7”’]^[D6”’]^[D5”’]；
式四：
NewCRC[20]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^[D63”’]^
              [D62”’]^[D60”’]^[D55”’]^[D53”’]^[D51”’]^[D50”’]^[D48”’]^
              [D46”’]^[D44”’]^[D40”’]^[D39”’]^[D38”’]^[D32”’]；
NewCRC[21]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              [D62”’]^[D61”’]^[D60”’]^[D56”’]^[D55”’]^[D54”’]^[D53”’]^
              [D52”’]^[D50”’]^[D49”’]^[D48”’]^[D47”’]^[D46”’]^[D45]’‘^
              [D44”’]^[D41”’]^[D38”’]^[D33”’]^[D32”’]；
NewCRC[22]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              [D61”’]^[D60”’]^[D57”’]^[D56”’]^[D54”’]^[D49”’]^[D47”’]^
              [D45”’]^[D44”’]^[D42”’]^[D40”’]^[D38”’]^[D34”’]^[D33”’]^
              [D32”’]；
NewCRC[23]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^[D62”’]^
              [D61”’]^[D58”’]^[D57”’]^[D55”’]^[D50”’]^[D48”’]^[D46”’]^
              [D45”’]^[D43”’]^[D41”’]^[D39”’]^[D35”’]^[D34”’]^[D33”’]；
NewCRC[24]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^[D63”’]^
              [D62”’]^[D59”’]^[D58”’]^[D56”’]^[D51”’]^[D49”’]^[D47”’]^
              [D46”’]^[D44”’]^[D42”’]^[D40”’]^[D36”’]^[D35”’]^[D34”’]；
NewCRC[25]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^[D63”’]^
              [D60”’]^[D59”’]^[D57”’]^[D52”’]^[D50”’]^[D48”’]^[D47”’]^
              [D45”’]^[D43”’]^[D41”’]^[D37”’]^[D36”’]^[D35”’]；
NewCRC[26]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^[D61”’]^
              [D60”’]^[D58”’]^[D53”’]^[D51”’]^[D49”’]^[D48”’]^[D46”’]^
              [D44”’]^[D42”’]^[D38”’]^[D37”’]^[D36”’]；
NewCRC[27]”＝1^1^1^1^1^1^1^
              1^1^1^1^1^1^1^
              1^1^1^1^1^1^[D62”’]^
              [D61”’]^[D59”’]^[D54”’]^[D52”’]^[D50”’]^[D49”’]^[D47”’]^
              [D45”’]^[D43”’]^[D39”’]^[D38”’]^[D37”’]
所述校验数据比较电路连接待比较校验数据生成电路输出端，用于将第一组待比较校验数据与来自数据还原单元的第三组校验数据进行比较、将第二组待比较校验数据与来自数据还原单元的第四组校验数据进行比较，以输出来自数据还原单元的a*b个数据正确与否的校验结果。
例如，所述校验数据比较电路用于将第一组待比较校验数据NewCRC[10]”、NewCRC[11]”、NewCRC[12]”、NewCRC[13]”、NewCRC[14]”、NewCRC[15]”、NewCRC[16]”、NewCRC[17]”与来自数据还原单元42的第三组校验数据NewCRC[10]’、NewCRC[11]’、NewCRC[12]’、NewCRC[13]’、NewCRC[14]’、NewCRC[15]’、NewCRC[16]’、NewCRC[17]’进行比较、将第二组待比较校验数据NewCRC[20]”、NewCRC[21]”、NewCRC[22]”、NewCRC[23]”、NewCRC[24]”、NewCRC[25]”、NewCRC[26]”、NewCRC[27]”与来自数据还原单元42的第四组校验数据NewCRC[20]’、NewCRC[21]’、NewCRC[22]’、NewCRC[23]’、NewCRC[24]’、NewCRC[25]’、NewCRC[26]’、NewCRC[27]’进行比较，以输出来自数据还原单元的a*b＝8*8个数据正确与否的校验结果。
优选地，所述校验数据比较电路包括16个2输入的同或门电路及16输入的逻辑与门电路。其中，第1个2输入的同或门电路接入第一组待比较校验数据NewCRC[10]”与来自数据还原单元的第三组校验数据NewCRC[10]’，第2个2输入的同或门电路接入第二待比较校验数据NewCRC[11]”与来自数据还原单元的第三组校验数据NewCRC[11]’，第3个2输入的同或门电路接入第二待比较校验数据NewCRC[12]”与来自数据还原单元的第三组校验数据NewCRC[12]’，第4个2输入的同或门电路接入第二待比较校验数据NewCRC[13]”与来自数据还原单元的第三组校验数据NewCRC[13]’，第5个2输入的同或门电路接入第二待比较校验数据NewCRC[14]”与来自数据还原单元的第三组校验数据NewCRC[14]’，第6个2输入的同或门电路接入第二待比较校验数据NewCRC[15]”与来自数据还原单元的第三组校验数据NewCRC[15]’，第7个2输入的同或门电路接入第二待比较校验数据NewCRC[16]”与来自数据还原单元的第三组校验数据NewCRC[16]’，第8个2输入的同或门电路接入第二待比较校验数据NewCRC[17]”与来自数据还原单元的第三组校验数据NewCRC[17]’，第9个2输入的同或门电路接入第二组待比较校验数据NewCRC[20]”与来自数据还原单元的第四组校验数据NewCRC[20]’，第10个2输入的同或门电路接入第二待比较校验数据NewCRC[21]”与来自数据还原单元的第四组校验数据NewCRC[21]’，第11个2输入的同或门电路接入第二待比较校验数据NewCRC[22]”与来自数据还原单元的第四组校验数据NewCRC[22]’，第12个2输入的同或门电路接入第二待比较校验数据NewCRC[23]”与来自数据还原单元的第四组校验数据NewCRC[23]’，第13个2输入的同或门电路接入第二待比较校验数据NewCRC[24]”与来自数据还原单元的第四组校验数据NewCRC[24]’，第14个2输入的同或门电路接入第二待比较校验数据NewCRC[25]”与来自数据还原单元的第四组校验数据NewCRC[25]’，第15个2输入的同或门电路接入第二待比较校验数据NewCRC[26]”与来自数据还原单元的第四组校验数据NewCRC[26]’，第16个2输入的同或门电路接入第二待比较校验数据NewCRC[27]”与来自数据还原单元的第四组校验数据NewCRC[27]’，16个2输入同或门电路的输出端分别连接16输入的逻辑与门电路的1个输入端，由此，当第一组待比较校验数据中有至少一者与来自数据还原单元的第三组校验数据中的对应的校验数据不同，则对应的同或门电路输出数据出错的比较结果“0”，否则，8个同或门均输出个数据正确的比较结果“1”；而当第二组待比较校验数据中有至少一者与来自数据还原单元的第四组校验数据中的对应的校验数据不同，则对应的同或门电路输出数据出错的比较结果“0”，否则，8个同或门均输出数据正确的比较结果“1”，当16个2输入同或门电路均输出数据“1”，则所述16输入的逻辑与门电路输出数据正确的第二校验结果“1”，否则，输出数据错误的第二校验结果“0”。
需要说明的是，本领域技术人员应该理解，上述所示的校验数据比较电路仅仅只是列示，而非对本发明的限制，例如，校验数据比较电路也可包含8个2输入同或门电路、8个逻辑关系式为A3B3C3+A3B3C3的第三组合逻辑电路，其中，8个2输入的同或门用于比较一组待比较校验数据与来自数据还原单元的第三组校验数据，每一个第三组合逻辑电路的C3为来自该8个2输入的同或门中的1个所输出的数据，A3为第二组待校验数据中的1个，B3为来自数据还原单元的第四组校验数据中的与A3对应的1个。
综上所述，本发明的数据读写系统在将数据读或写入内存芯片，尤其是DDR4X4型内存芯片时，能利用数据转位控制线DBI来实现接口数据传输的低功耗。
图3是本发明一个优选内存控制器示意图。所述内存控制器包括前述图1所示的实施例中的数据输出电路1及前述图2所示的实施例中的数据接收电路4、以及第一控制电路(图未示)。其中，所述数据输出电路1的第一数据总线连接所述数据接收电路4的第六数据总线，所述数据输出电路1的第一数据转位控制线(图未示)连接所述数据接收电路4的第四数据转位控制线(图未示)，所述第一控制电路设有第一控制信号总线(图未示)，用于输出包括读写控制指令在内的控制信号。
需要说明的是，本领域技术人员根据上述说明，应该理解第一控制电路的电路结构，故在此不再详述。此外，为简化图示，第一数据总线中的DQS1及第六数据总线中的DQS6均未示出。
图4为本发明的一个优选实施例的内存缓冲器示意图。其中，所述内存缓冲器包括：前述图1所示的实施例中的写入电路2及前述图2所示的实施例中的的读取电路3及第二控制电路(图未示)。其中，所述写入电路2包含的第二数据总线与所述读取电路3包含的第五数据总线相连接，所述写入电路2包含的第三数据总线与所述读取电路3包含的第四数据总线相连接，所述写入电路2包含的第二数据转位控制线(图未示)与所述读取电路3包含的第三数据转位控制线(图未示)相连接，所述第二控制电路设有第二控制信号总线(图未示)，用于根据接收的控制信号来控制所述写入电路2及读取电路3。
当所述第二控制电路通过第二控制信号总线接收到写数据指令时，控制所述写入电路2执行操作，当所述第二控制电路通过第二控制信号总线接收到读数据指令时，控制所述读取电路3执行操作。
需要说明的是，本领域技术人员根据上述说明，应该理解第二控制电路的电路结构，故在此不再详述。此外，为简化图示，第二数据总线中的DQS2、第三数据总线中的DQS3、第四数据总线中的DQS4、及第五数据总线中的DQS5均未示出。
图5为本发明的一个优选实施例的内存条示意图。所述内存条包括图4所示的实施例中的内存缓冲器及至少两个内存芯片，其中，所述内存缓冲器包括的第三数据总线与每一个内存芯片连接。
优选地，所述内存芯片31及32均为DDR4X4型内存芯片。需要说明的是，为简化图示，内存缓冲器包括的第二数据转位控制线、第三数据转位控制线与第二控制电路均未在图5中示出。
需要说明的是，本领域技术人员应该理解，上述内存条仅仅只是列示，而非对本发明的限定，事实上，所述内存条包含的内存芯片的数量及内存芯片的型号并非以图示为限。此外，为简化图示，第一数据总线中的DQS1、第二数据总线中的DQS2、第三数据总线中的DQS3、第四数据总线中的DQS4、第五数据总线中的DQS5及第六数据总线中的DQS6均未示出。
图6为本发明的一个优选实施例的数据读写系统。所述数据读写系统包括：图3所示的实施例中的内存控制器及图5所示的实施例中的内存条，其中，所述内存条的第二数据总线连接所述内存控制器的第一数据总线，所述内存条的第二数据转位控制线(图未示)连接所述内存控制器的第一数据转位控制线(图未示)，所述内存条的第二控制信号总线(图未示)连接所述内存控制器的第一控制信号总线(图未示)。
需要说明的是，为简化图示，内存缓冲器包括的第三数据转位控制线、第二控制电路及第二控制信号总线及内存控制器包括的第四数据转位控制线、第一控制电路及第一控制信号总线均未在图6中示出。
需要说明的是，本领域技术人员应该理解，上述内存条仅仅知识列示，而非对本发明的限定，事实上，所述内存条包含的内存芯片的数量及内存芯片的型号并非以图示为限。
上述实施例仅列示性说明本发明的原理及功效，而非用于限制本发明。任何熟悉此项技术的人员均可在不违背本发明的精神及范围下，对上述实施例进行修改。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (19)

1.一种数据输出电路，其特征在于包括：
校验数据生成单元，用于根据待输出的a*b个数据中的a1*b个数据生成第一组校验数据，根据待输出的a*b个数据中的剩余a2*b个数据生成第二组校验数据；第一数据处理单元，连接在所述校验数据生成单元输出端，用于根据待输出的a*b个数据中每a个数据来确定与该a个数据对应的第一转位控制数据，并确定来自所述校验数据生成单元的第一组校验数据与第二组校验数据构成的数据中每a个数据对应的第一转位控制数据均为第二数值，并当所确定的第一转位控制数据为第一数值时，将该第一转位控制数据对应的a个待输出的数据取反后再输出，否则直接将该a个待输出的数据输出，并输出与每a个数据对应的第一转位控制数据；
第一数据输出单元，连接第一数据处理单元的输出端，设有第一数据总线及第一数据转位控制线，用于输出来自所述第一数据处理单元的a*b个数据、第一组校验数据与第二组校验数据以及第一转位控制数据，其中，每一次由所述第一数据总线输出a个数据的同时，通过第一数据转位控制线输出该a个数据对应的第一转位控制数据。
2.如权利要求1所述的数据输出电路，其特征在于：所述校验数据生成单元包括两组生成循环冗余校验数据的生成电路。
3.如权利要求1所述的数据输出电路，其特征在于：所述第一数据输出单元包括第一子数据输出单元，连接第一数据处理单元输出端，设有第一数据总线及第一数据转位控制线，用于通过第一数据总线输出所生成的写数据采集信号，还用于每一次由所述第一数据总线输出来自第一数据处理单元的a个数据的同时，通过第一数据转位控制线输出该a个数据对应的第一转位控制数据，并在第b次输出来自第一数据处理单元的
a个数据后，再输出第一组校验数据与第二组校验数据。
4.一种将数据写入内存芯片的写入电路，其特征在于包括：
第一数据采集单元，设有第二数据总线与第二数据转位控制线，用于每一次由第二数据总线采集a个数据，以累计采集a*b个数据、第一组校验数据以及第二组校验数据，并由第二数据转位控制线采集每a个数据对应的第二转位控制数据；
第一数据还原单元，连接所述数据采集单元的输出端，用于当来自数据采集单元的第二转位控制数据为第一数值时将与该转位控制数据对应的a个数据取反后输出，否则直接将该a个数据输出；
写入单元，连接所述数据还原单元的输出端，用于将来自所述数据还原单元的a*b个数据中的a1*b个数据及第一组校验数据通过第三数据总线写入一个内存芯片，将来自所述数据还原单元的a*b个数据中的a2*b个数据及第二组校验数据通过第三数据总线写入另一个内存芯片。
5.如权利要求4所述的写入电路，其特征在于：所述第一数据采集单元包括时序校正电路，用于根据来自第二数据总线的写数据采集信号校正时序以便正确采集来自第二数据总线的数据及来自第二数据转位控制线的第二转位控制数据。
6.如权利要求4所述的写入电路，其特征在于：所述第一数据采集单元包括第一子采集单元，设有第二数据总线与第二数据转位控制线，用于每一次由第二数据总线采集a个数据、同时由第二数据转位控制线采集与该a个数据对应的第二转位控制数据，且将第b次采集后再采集的数据作为第一组校验数据及第二组校验数据。
7.一种将数据读出内存芯片的读取电路，其特征在于包括：
数据读取单元，设有连接两个内存芯片的第四数据总线，用于通过第四数据总线由一个内存芯片读取a1*b个数据及第三组校验数据，由另一个内存芯片读取a2*b个数据及第四组校验数据；
第二数据处理单元，连接数据读取单元的输出端，用于确定来自数据读取单元的a*b个数据中每a个数据所对应的第三转位控制数据，并确定第三组校验数据与第四组校验数据构成的数据中每a个数据对应的第三转位控制数据为第二数值，并当所确定的第三转位控制数据为第一数值时，将该个第三转位控制数据对应的a个数据取反后输出，否则直接将该a个数据输出，并将每a个数据对应的第三转位控制数据输出，其中，a＝a1+a2；
第二数据输出单元，连接第二数据处理单元输出端，用于每一次通过第五数据总线输出来自第二数据处理单元的a个数据，以累计输出a*b个数据以及第三组校验数据、第四组校验数据，其中，每一次输出a个数据时，通过第三数据转位控制线输出与该a个数据对应的第三转位控制数据。
8.如权利要求7所述的读取电路，其特征在于：所述数据读取单元包括时序校正电路，用于根据来自第四数据总线的读数据采集信号来校正时序以便通过第四数据总线准确读取数据。
9.如权利要求7所述的读取电路，其特征在于：所述数据读取单元包括子读取单元，用于每一次通过第四数据总线由一个内存芯片读取a1个数据、由另一个内存芯片读取a2个数据后输出，其中，第b次读取之后，再由一个内存芯片读取第三组校验数据、
由另一个内存芯片读取第四组校验数据。
10.一种数据接收电路，其特征在于包括：
第二数据采集单元，设有第六数据总线及第四数据转位控制线，用于每一次通过第六数据总线采集a个数据，以累计采集a*b个数据、第三组校验数据及第四组校验数据，并通过第四数据转位控制线采集每a个数据对应的第四转位控制数据；
第二数据还原单元，连接第二数据采集单元输出端，用于当第四转位控制数据为第一数值时，将该第四转位控制数据对应的a个数据取反后输出，否则直接将该a个数据输出；
校验单元，连接所述第二数据还原单元输出端，用于根据来自第二数据还原单元的第三组校验数据来校验来自第二数据还原单元的a*b个数据中a1*b个数据是否出错，并根据来自第二数据还原单元的第四组校验数据来校验来自第二数据还原单元的a*b个数据中a2*b个数据是否出错，以校验来自第二数据还原单元的a*b个数据是否出错。
11.如权利要求10所述的数据接收电路，其特征在于：所述第二数据采集单元包括时序校正电路，用于根据来自第六数据总线的读数据采集信号来校正时序以便通过第六数据总线准确采集数据。
12.如权利要求10所述的数据接收电路，其特征在于：所述第二数据采集单元包括第二子采集单元，设有第六数据总线及第四数据转位线，用于每一次由第六数据总线采集a个数据、同时由第二数据转位控制线采集与该a个数据对应的第二转位控制数据，且将第b次采集后再由第六数据总线所采集的数据作为第三组校验数据与第四组校验数据。
13.如权利要求10所述的数据接收电路，其特征在于：所述校验单元包括：
待比较校验数据生成电路，连接所述第二数据还原单元输出端，用于根据来自所述第二数据还原单元的a*b个数据中的a1*b个数据来生成第一组待比较校验数据，根据来自所述第二数据还原单元的a*b个数据中剩余a2*b个数据来生成第二组待比较校验数据；
校验数据比较电路，连接待比较校验数据生成电路输出端，用于将第一组待比较校验数据与来自数据还原单元的第三组校验数据进行比较、将第二组待比较校验数据与来自数据还原单元的第四组校验数据进行比较，以输出来自数据还原单元的a*b个数据正确与否的校验结果。
14.如权利要求13所述的数据接收电路，其特征在于：所述待比较校验数据生成电路包括生成循环冗余校验数据的生成电路。
15.一种内存控制器，包括设有第一控制信号总线的第一控制电路，用于输出包括读写控制指令在内的控制信号，该内存控制器的特征在于还包括：
权利要求1至3中任一项所述的数据输出电路以及权利要求10至14中任一项所述的数据接收电路，其中，所述数据输出电路的第一数据总线连接所述数据接收电路的第六数据总线，所述数据输出电路的第一数据转位控制线连接所述数据接收电路的第四数据转位控制线。
16.一种内存缓冲器，包括设有第二控制信号总线的第二控制电路，该内存缓冲器的特征在于包括：
权利要求4至6中任一项所述的写入电路及权利要求7至9中任一项所述的读取电路，其中，所述写入电路包含的第二数据总线与所述读取电路包含的第五数据总线相连接，所述写入电路包含的第三数据总线与所述读取电路包含的第四数据总线相连接，所述写入电路包含的第二数据转位控制线与所述读取电路包含的第三数据转位控制线相连接，第二控制电路根据接收的控制信号来控制所述写入电路及读取电路的读写操作。
17.一种内存条，其特征在于包括：权利要求16所述的内存缓冲器及至少两个内存芯片，其中，所述内存缓冲器包括的第三数据总线与每一个内存芯片连接。
18.如权利要求17所述的内存条，其特征在于：内存芯片包括DDR4X4型内存芯片。
19.一种数据读写系统，其特征在于包括：权利要求15所述的内存控制器及权利要求16或17所述的内存条，其中，所述内存条的第二数据总线连接所述内存控制器的第一数据总线，所述内存条的第二数据转位控制线连接所述内存控制器的第一数据转位控制线，所述内存条的第二控制信号总线连接所述内存控制器的第一控制信号总线。
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