CN108872837A - 数据压缩电路、存储器、集成电路测试装置及测试方法 - Google Patents

Abstract

本公开涉及一种数据压缩电路、存储器、集成电路测试装置及测试方法，本公开实施例提供的数据压缩电路包括数据写入电路和数据读取电路；其中，数据写入电路包括一个第一输入接口、多个第一输出接口以及数据写入模块；数据读取电路包括多个第二输入接口、一个第二输出接口以及数据读取模块。在本公开实施例提供的数据压缩电路中，利用数据写入电路和数据读取电路的组合可以成倍地增加待测试集成电路的同测数量，显著提高了测试效率，降低了测试成本。

Description

数据压缩电路、存储器、集成电路测试装置及测试方法

技术领域

本公开涉及电学技术领域，具体涉及一种数据压缩电路、存储器、集成电路测试装置及测试方法。

背景技术

随着经济发展和技术的进步，集成电路产业取得了突飞猛进的发展。集成电路测试是集成电路产业链中的一个重要环节，为了实现集成电路的大规模集中化测试，集成电路自动化测试仪便应运而生。

由于集成电路自动化测试仪一般具有固定数量的测试通道，因此能够同时进行测试的集成电路的数量也将受到限制。以一台具有1024个测试通道的自动化测试仪为例，对于具有8个引脚的芯片而言，可以同时测试的芯片数量为128个；而对于具有16个引脚的芯片而言，可以同时测试的芯片数量则仅有64个。由此可见，受限于测试通道数量，能够同时测试的集成电路的数量也十分有限，测试效率较低。

因此，如何能够提高集成电路的同测数量进而提高测试效率是目前亟待解决的问题。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种数据压缩电路、存储器、集成电路测试装置及测试方法，解决了集成电路同测数量有限、测试效率低下的技术问题。

根据本公开的一个方面，提供一种数据压缩电路，用于测试集成电路，其特殊之处在于，所述数据压缩电路包括数据写入电路和数据读取电路；

其中，所述数据写入电路包括：

一个第一输入接口，所述第一输入接口用于接收测试数据；

多个第一输出接口，所述第一输出接口与所述集成电路相连；

数据写入模块，所述数据写入模块根据所述第一输入接口接收到的测试数据通过多个所述第一输出接口向所述集成电路写入数据；

所述数据读取电路包括：

多个第二输入接口，所述第二输入接口与所述集成电路相连；

一个第二输出接口，所述第二输出接口与所述测试数据的发送方相连；

数据读取模块，所述数据读取模块通过多个所述第二输入接口从所述集成电路读取数据，根据所述数据生成测试结果，并通过所述第二输出接口向所述测试数据的发送方返回所述测试结果。

在本公开的一种示例性实施方式中，所述第一输出接口和所述第二输入接口均与所述集成电路的数据通道相连。

在本公开的一种示例性实施方式中，所述数据通道两两组合形成数据通道对；

所述数据写入模块通过所述第一输出接口向每个数据通道对内的两个数据通道写入相同的测试数据；

所述数据读取模块通过所述第二输入接口从每个数据通道对内的两个数据通道读取数据，并比较从所述两个数据通道读取的数据是否相同。

在本公开的一种示例性实施方式中，所述数据读取模块包括：

多个同或门元件，所述同或门元件的输入端与所述第二输入接口相连；

一个或者多个与门元件，所述与门元件的输入端与所述同或门元件的输出端相连，所述与门元件的输出端与所述第二输出接口相连。

在本公开的一种示例性实施方式中，所述第一输出接口与所述第二输入接口数量相同。

在本公开的一种示例性实施方式中，所述数据写入模块包括一个或者多个解复用器。

在本公开的一种示例性实施方式中，所述数据读取模块包括一个或者多个复用器。

根据本公开的另一方面，提供一种存储器，包括具有多个数据通道的集成电路，其特殊之处在于，所述存储器还包括如以上任一所述的数据压缩电路，所述数据通道分别与所述数据压缩电路的第二输入接口和第一输出接口相连。

根据本公开的另一方面，提供一种集成电路测试装置，包括多个测试通道，其特殊之处在于，所述集成电路测试装置还包括如以上任一所述的数据压缩电路，所述测试通道分别与所述数据压缩电路的第一输入接口和第二输出接口相连。

根据本公开的另一方面，提供一种集成电路测试方法，其特殊之处在于，包括：

通过第一输入接口接收测试数据；

根据所述测试数据通过多个第一输出接口向待测试集成电路写入数据；

通过多个第二输入接口从所述待测试集成电路读取数据；

根据读取到的数据生成测试结果，并通过第二输出接口向所述测试数据的发送方返回所述测试结果。

在本公开实施例提供的数据压缩电路中，利用数据写入电路和数据读取电路的组合可以同时对多个待测试集成电路以及待测试集成电路中的多个数据通道或者数据传输节点进行测试，解决了现有技术中一个待测试集成电路需要占用集成电路自动化测试仪的多个测试通道的问题，对于成本高昂且测试通道数量有限的集成电路自动化测试仪而言，使用本示例性实施方式提供的数据压缩电路可以成倍地增加待测试集成电路的同测数量，显著提高了测试效率，降低了测试成本。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一示例性实施方式提供的数据压缩电路在一应用场景中的组成框图。

图2为本公开一示例性实施方式提供的数据压缩电路中数据写入电路部分的组成框图。

图3为本公开一示例性实施方式提供的数据压缩电路中数据读取电路部分的组成框图。

图4A为本公开一示例性实施方式提供的数据压缩电路中数据写入电路部分在一应用场景中的组成框图。

图4B为本公开一示例性实施方式提供的数据压缩电路中数据读取电路部分在一应用场景中的组成框图。

图5A为本公开一示例性实施方式提供的数据压缩电路中数据写入电路部分在一应用场景中的组成框图。

图5B为本公开一示例性实施方式提供的数据压缩电路中数据读取电路部分在一应用场景中的组成框图。

图6A为本公开一示例性实施方式提供的数据压缩电路中数据写入电路部分在一应用场景中的组成框图。

图6B为本公开一示例性实施方式提供的数据压缩电路中数据读取电路部分在一应用场景中的组成框图。

图7为本公开一示例性实施方式提供的集成电路测试方法的流程框图。

附图标记说明：

110-数据压缩电路；

111-数据写入电路；

112-数据读取电路；

120-集成电路自动化测试仪；

130-待测试集成电路；

210-数据写入模块；

220-第一输入接口；

230-第一输出接口；

310-数据读取模块；

320-第二输入接口；

330-第二输出接口。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

在本公开的实例性实施方式中，首先提供一种用于测试集成电路的数据压缩电路，该数据压缩电路可以是与待测试集成电路共同封装于一个待测芯片内的部分电路单元，也可以是独立封装的与待测芯片以及集成电路自动化测试仪进行连接使用的单独的电路单元，另外还可以是与集成电路自动化测试仪的测试通道进行连接的位于集成电路自动化测试仪内部的功能单元，本公开对此不做特殊限定。

参考图1所示，在一个测试应用场景中，本示例性实施方式提供的数据压缩电路110介于集成电路自动化测试仪120和待测试集成电路130之间，其中数据压缩电路110包括数据写入电路111和数据读取电路112。集成电路自动化测试仪120利用数据写入电路111向待测试集成电路130写入测试数据，然后再利用数据读取电路112从待测试集成电路130读取测试结果，并根据该测试结果判断针对待测试集成电路130的测试是否通过。集成电路自动化测试仪120通常具有多个测试通道，相应地也可以对多个待测试集成电路130同时进行测试。待测试集成电路130可以是具有多个数据通道的尚未封装的完整集成电路，也可以是具有多个数据引脚的封装完成的独立芯片，另外还可以是位于芯片内部的具有多个数据通道的部分集成电路单元，本示例性实施方式对此不做特殊限定。

参考图2所示，数据写入电路111主要可以包括数据写入模块210、一个第一输入接口220以及多个第一输出接口230。

其中，第一输入接口220是集成电路自动化测试仪120向数据压缩电路110输入数据的接口，用于接收针对待测试集成电路130的测试数据，该测试数据可以是由集成电路自动化测试仪120直接发出的，也可以是通过其他途径间接处理或传输得到的。针对不同的待测试集成电路130以及不同的测试数据，集成电路自动化测试仪120会提供与之相匹配的预期测试结果，通过对比预期测试结果以及实际返回的测试结果，便可以对测试是否通过做出判断。

第一输出接口230与待测试集成电路130相连，是数据压缩电路110向待测试集成电路130写入数据的接口。通过第一输出接口230向待测试集成电路130写入的数据可以是与第一输入接口220接收的测试数据相同的数据，也可以是与第一输入接口220接收的测试数据相关但不完全相同的数据。针对同一个待测试集成电路130，各个第一输出接口230向其写入的数据可以是相同的，也可以是不同的。在进行测试时，可以根据不同的测试需求对相关的写入数据进行选择和分配。多个第一输出接口230可以与待测试集成电路130的多个数据通道一一对应连接，如此一来便可以将相关数据分别通过对应的数据通道向待测试集成电路130写入。多个第一输出接口230也可以与待测试集成电路130内部的多个数据传输节点进行对应连接，在连接数据传输节点的情况下，数据写入模块210可以通过对应的数据传输节点向待测试集成电路130写入相关数据，从而有针对性地对预先选定的数据传输节点进行定点测试。另外，第一输出接口230也可以与待测试集成电路130中除了数据通道或者数据传输节点以外的其他任意位置进行连接，本示例性实施方式对此不做特殊限定。

数据写入模块210根据第一输入接口220接收到的测试数据，进行数据处理，并将处理后得到的多路数据分别通过多个第一输出接口230写入至待测试集成电路130中。数据写入模块210用于实现一路数据输入、多路数据输出的功能，利用集成电路自动化测试仪120的一个测试通道发出的一路测试数据，便可以向待测试集成电路130同步或者异步地写入多路数据。举例而言，数据写入模块210可以选用数据分配器、解复用器(DEMUX)或者其他任意的能够实现数据分配功能或数据分路功能的电子元器件或者电子元器件的组合，本示例性实施方式对此不做特殊限定。

参考图3所示，数据读取电路112主要可以包括数据读取模块310、多个第二输入接口320以及一个第二输出接口330。

其中，第二输入接口320与待测试集成电路130相连，是数据压缩电路110从待测试集成电路130读取数据的接口。多个第二数据接口320可以同步或者异步地从待测试集成电路130中读取数据，读取到的数据可以作为生成测试结果的依据。与第一输出接口230相似地，多个第二输入接口320可以与待测试集成电路130的多个数据通道一一对应连接，用于分别从各个数据通道中读取数据。多个第二输入接口320也可以与待测试集成电路130内部的多个数据传输节点进行对应连接，用于分别从各个数据传输节点处读取数据。另外，第二输入接口320也可以与待测试集成电路130中除了数据通道或者数据传输节点以外的其他任意位置进行连接，本示例性实施方式对此亦不做特殊限定。

第二输出接口330与数据压缩电路110接收到的测试数据的发送方相连，用于向测试数据的发送方返回测试结果。在本示例性实施方式中，测试数据的发送方可以是集成电路自动化测试仪120。相关测试结果可以直接返回给集成电路自动化测试仪120，也可以通过其他途径进行处理或者间接传输至集成电路自动化测试仪120。集成电路自动化测试仪120可以对返回得到的测试结果与预期测试结果进行对比，从而对测试是否通过做出判断。

数据读取模块310通过多个第二输入接口320从待测试集成电路130中读取数据，根据读取到的数据生成测试结果，并通过第二输出接口330向测试数据的发送方返回测试结果。数据读取模块310用于实现多路数据输入、一路数据输出的功能，利用集成电路自动化测试仪120的一个测试通道便可以对待测试集成电路130的多个数据通道或者数据传输节点进行数据读取，进而获得测试结果，完成集成电路测试。举例而言，数据读取模块310可以选用数据选择器、复用器(MUX)或者其他任意的能够实现数据选择功能或数据合路功能的电子元器件或者电子元器件的组合，本示例性实施方式对此不做特殊限定。

在本示例性实施方式提供的数据压缩电路中，数据写入电路111具有一路输入、多路输出的功能，数据读取电路112具有多路输入、一路输出的功能，通过数据写入电路111和数据读取电路112的组合，可以同时对多个待测试集成电路130以及待测试集成电路130中的多个数据通道或者数据传输节点进行测试，解决了现有技术中一个待测试集成电路需要占用集成电路自动化测试仪的多个测试通道的问题，对于成本高昂且测试通道数量有限的集成电路自动化测试仪而言，使用本示例性实施方式提供的数据压缩电路可以成倍地增加待测试集成电路的同测数量，显著提高了测试效率，降低了测试成本。

参考图4A所示，在本公开的另一示例性实施方式中，数据写入电路111包括四个第一输出接口和一个第一输入接口，数据写入模块包括一个解复用器DEMUX。在本示例性实施方式中，数据写入电路可以实现一路数据输入、四路数据输出的功能，即可以实现4:1的写入数据压缩。对于一个具有16个数据通道DQ0、DQ1、DQ2……DQ15的待测试集成电路而言，一次测试需要占用集成电路自动化测试仪的四个测试通道IO0、IO1、IO2和IO3。其中，待测试集成电路的十六个数据通道两两组合形成八个数据通道对。当集成电路自动化测试仪通过其测试通道向数据写入电路111发送测试数据时，解复用器DEMUX将根据第一输入接口接收的一路测试数据分解得到四路数据，然后由相应的四个第一输出接口以及对应的四个数据通道向待测试集成电路写入数据。其中，每个数据通道对内的两个数据通道将写入相同的数据，以便数据读取电路能够对读取的数据进行比对。

参考图4B所示，本示例性实施方式中的数据读取电路112包括四个第二输入接口和一个第二输出接口，数据读取模块包括两个同或门元件和一个与门元件，同或门元件的两个输入端分别与两个第二输入接口相连，而此处两个第二输入接口则分别与一个数据通道对内的两个数据通道相连。与门元件的输入端与同或门元件的输出端相连，与门元件的输出端与第二输出接口相连。举例而言，当第二输入接口通过数据通道从待测试集成电路中读取数据时，同或门元件将对从一个数据通道对内读取的两个数据进行比对，以数据通道DQ0和数据通道DQ1构成的数据通道对为例，当从数据通道DQ0和数据通道DQ1读取的数据相同时，与之连接的同或门元件将输出高电位。当两个同或门元件均输出高电位时，与之相连的与门元件也将输出高电位。换言之，当与门元件输出高电位时，可以判断对应的数据通道对内读取的数据是相同的，即数据通道DQ0与数据通道DQ1中读取的数据是相同的，数据通道DQ2与数据通道DQ3中读取的数据是相同的。因此，当测试通道IO0得到的测试结果为一高电位状态时，可以判定DQ0、DQ1、DQ2和DQ3四个数据通道的比对结果为正常(PASS)，反之则可以判定相应比对结果为异常(FAIL)。当测试通道IO0、IO1、IO2和IO3得到的测试结果均为高电位状态，即可以判定待测试集成电路130测试通过。

在本示例性实施方式中，数据压缩电路可以实现4:1的数据压缩，具有16个数据通道的待测试集成电路只需要使用4个测试通道便可以完成测试。以一台具有1024个测试通道的集成电路自动化测试仪为例，使用本示例性实施方式提供的数据压缩电路可以同时对256个具有16个数据通道的待测试集成电路进行测试，极大地提高了集成电路同测数，提高了测试效率，降低了测试成本。

参考图5A所示，在本公开的另一示例性实施方式中，数据写入电路111包括八个第一输出接口和一个第一输入接口，数据写入模块包括两个解复用器DEMUX。在本示例性实施方式中，数据写入电路可以实现一路数据输入、八路数据输出的功能，即可以实现8:1的写入数据压缩。对于一个具有16个数据通道DQ0、DQ1、DQ2……DQ15的待测试集成电路而言，一次测试需要占用集成电路自动化测试仪的两个测试通道IO0和IO1。

参考图5B所示，本示例性实施方式中的数据读取电路112包括八个第二输入接口和一个第二输出接口，数据读取模块包括四个同或门元件和一个与门元件，该与门元件的输入端与四个同或门元件的输出端相连，该与门元件的输出端通过第二输出接口与测试通道IO0或者IO1相连。

本示例性实施方式提供的数据压缩电路工作原理与上一实施例相似，此处不再赘述。

本示例性实施方式提供的数据压缩电路可以实现8:1的数据压缩，具有16个数据通道的待测试集成电路只需要使用2个测试通道便可以完成测试。以一台具有1024个测试通道的集成电路自动化测试仪为例，使用本示例性实施方式提供的数据压缩电路可以同时对512个具有16个数据通道的待测试集成电路进行测试，进一步提高了集成电路同测数，提高了测试效率，降低了测试成本。

参考图6A所示，在本公开的另一示例性实施方式中，数据写入电路111包括十六个第一输出接口和一个第一输入接口，数据写入模块包括四个解复用器DEMUX。在本示例性实施方式中，数据写入电路可以实现一路数据输入、十六路数据输出的功能，即可以实现16:1的写入数据压缩。对于一个具有16个数据通道DQ0、DQ1、DQ2……DQ15的待测试集成电路而言，一次测试需要占用集成电路自动化测试仪的一个测试通道IO0。

参考图6B所示，本示例性实施方式中的数据读取电路112包括十六个第二输入接口和一个第二输出接口，数据读取模块包括八个同或门元件和三个与门元件，其中两个与门元件的输入端分别与八个同或门元件的输出端相连；另外一个与门元件的输入端与前述两个与门元件的输出端相连，而该与门元件的输出端则通过第二输出接口与测试通道IO0相连。

本示例性实施方式提供的数据压缩电路工作原理与上一实施例相似，此处不再赘述。

本示例性实施方式提供的数据压缩电路可以实现16:1的数据压缩，具有16个数据通道的待测试集成电路只需要使用1个测试通道便可以完成测试。以一台具有1024个测试通道的集成电路自动化测试仪为例，使用本示例性实施方式提供的数据压缩电路可以同时对1024个具有16个数据通道的待测试集成电路进行测试，极大地提高了集成电路同测数，提高了测试效率，降低了测试成本。

在本公开的另一示例性实施方式中，提供一种存储器，该存储器包括具有多个数据通道的集成电路，另外还包括如以上示例性实施方式中的任意一种数据压缩电路。集成电路的数据通道分别与所述数据压缩电路的第二输入接口和第一输出接口相连。在存储器的测试阶段，可以利用其内部的数据压缩电路辅助集成电路自动化测试仪对该存储器内的集成电路进行测试，具体的测试方法和原理已在前述实施例中做出说明，此处不再赘述。本示例性实施方式中的存储器可以是动态随机存取存储器(DRAM)，也可以是其他任意的基于集成电路的存储器，本公开对此不做特殊限定。

在本公开的另一示例性实施方式中，提供一种集成电路测试装置，该装置包括多个测试通道。另外，该装置还包括如以上示例性实施方式中的任意一种数据压缩电路，该装置的测试通道分别与数据压缩电路的第一输入接口和第二输出接口相连。在本示例性实施方式中，数据压缩电路作为集成电路测试装置的一个功能模块，可以在数据压缩的情况下，对集成电路进行测试，提高集成电路的同测数。具体的测试方法和原理已在前述实施例中做出说明，此处不再赘述。

基于以上示例性实施方式提供的数据压缩电路、存储器或者集成电路测试装置，本公开还提供一种集成电路测试方法。参考图7所示，该电路测试方法主要可以包括以下步骤：

步骤S710.通过第一输入接口接收测试数据。

在数据写入阶段，数据压缩电路首先通过第一输入接口接收一针对待测试集成电路的测试数据。该测试数据可以是由集成电路自动化测试仪直接发出的，与此同时，集成电路自动化测试仪会提供与该测试数据相匹配的预期测试结果以供后续比对。

步骤S720.根据测试数据通过多个第一输出接口向待测试集成电路写入数据。

数据压缩电路的第一输出接口可以与待测试集成电路的多个数据通道一一对应连接，也可以与待测试集成电路内部的多个数据传输节点一一对应连接，另外还可以与待测试集成电路中除了数据通道或者数据传输节点以外的其他任意位置进行连接。利用第一输出接口可以根据测试数据向待测试集成电路同时写入多路数据。

步骤S730.通过多个第二输入接口从待测试集成电路读取数据。

在数据读取阶段，数据压缩电路可以通过多个第二输入接口从待测集成电路读取数据。第二输出接口可以与待测试集成电路的多个数据通道一一对应连接，也可以与待测试集成电路内部的多个数据传输节点一一对应连接，另外还可以与待测试集成电路中除了数据通道或者数据传输节点以外的其他任意位置进行连接。

步骤S740.根据读取到的数据生成测试结果，并通过第二输出接口向测试数据的发送方返回测试结果。

完成数据读取后，本步骤将由数据压缩电路根据读取到的数据生成测试结果，并通过第二输出接口向测试数据的发送方返回该测试结果。其中，测试数据的发送方可以是集成电路自动化测试仪，根据该测试结果便可以对待测试集成电路是否通过测试做出判断。

本示例性实施方式提供的集成电路测试方法可以采用以上实施例中的任意一种数据压缩电路，相应的测试原理也已在对应的实施例中做出说明，因此此处不再赘述。

本示例性实施方式提供的集成电路测试方法可以成倍地增加待测试集成电路的同测数量，显著提高了测试效率，降低了测试成本。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (10)

1.一种数据压缩电路，用于测试集成电路，其特征在于，所述数据压缩电路包括数据写入电路和数据读取电路；

其中，所述数据写入电路包括：

一个第一输入接口，所述第一输入接口用于接收测试数据；

多个第一输出接口，所述第一输出接口与所述集成电路相连；

数据写入模块，所述数据写入模块根据所述第一输入接口接收到的测试数据通过多个所述第一输出接口向所述集成电路写入数据；

所述数据读取电路包括：

多个第二输入接口，所述第二输入接口与所述集成电路相连；

一个第二输出接口，所述第二输出接口与所述测试数据的发送方相连；

数据读取模块，所述数据读取模块通过多个所述第二输入接口从所述集成电路读取数据，根据所述数据生成测试结果，并通过所述第二输出接口向所述测试数据的发送方返回所述测试结果。

2.根据权利要求1所述的数据压缩电路，其特征在于，所述第一输出接口和所述第二输入接口均与所述集成电路的数据通道相连。

3.根据权利要求2所述的数据压缩电路，其特征在于，所述数据通道两两组合形成数据通道对；

所述数据写入模块通过所述第一输出接口向每个数据通道对内的两个数据通道写入相同的测试数据；

所述数据读取模块通过所述第二输入接口从每个数据通道对内的两个数据通道读取数据，并比较从所述两个数据通道读取的数据是否相同。

4.根据权利要求3所述的数据压缩电路，其特征在于，所述数据读取模块包括：

多个同或门元件，所述同或门元件的输入端与所述第二输入接口相连；

一个或者多个与门元件，所述与门元件的输入端与所述同或门元件的输出端相连，所述与门元件的输出端与所述第二输出接口相连。

5.根据权利要求1所述的数据压缩电路，其特征在于，所述第一输出接口与所述第二输入接口数量相同。

6.根据权利要求1所述的数据压缩电路，其特征在于，所述数据写入模块包括一个或者多个解复用器。

7.根据权利要求1所述的数据压缩电路，其特征在于，所述数据读取模块包括一个或者多个复用器。

8.一种存储器，包括具有多个数据通道的集成电路，其特征在于，所述存储器还包括如权利要求1-7中任意一项所述的数据压缩电路，所述数据通道分别与所述数据压缩电路的第二输入接口和第一输出接口相连。

9.一种集成电路测试装置，包括多个测试通道，其特征在于，所述集成电路测试装置还包括如权利要求1-7中任意一项所述的数据压缩电路，所述测试通道分别与所述数据压缩电路的第一输入接口和第二输出接口相连。

10.一种集成电路测试方法，其特征在于，包括：

通过第一输入接口接收测试数据；

根据所述测试数据通过多个第一输出接口向待测试集成电路写入数据；

通过多个第二输入接口从所述待测试集成电路读取数据；

根据读取到的数据生成测试结果，并通过第二输出接口向所述测试数据的发送方返回所述测试结果。