CN101617242A - 集成电路中的输入/输出压缩和引脚减少 - Google Patents

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Abstract

本发明提供一种用于测试存储器阵列和/或逻辑电路的I/O压缩设备，其由从所述存储器阵列/逻辑电路输出经压缩测试数据的可选择的压缩电路组成。I/O扫描寄存器耦合到每一I/O垫以用于响应于测试模式选择信号、测试数据输入以及测试时钟而将串行数据转换为并行以及将并行数据转换为串行。

Description

集成电路中的输入/输出压缩和引脚减少
技术领域
本发明实施例大体上涉及集成电路且特定来说涉及存储器装置。
背景技术
存储器装置通常是作为内部的半导体集成电路而提供于计算机或其它电子装置中。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)以及快闪存储器。大体上，这些可被视为易失性或非易失性存储器。
快闪存储器装置已发展成用于广范围的电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用可实现高存储器密度、高可靠性和低功率消耗的单晶体管存储器单元。快闪存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机以及蜂窝式电话。例如基本输入/输出系统(BIOS)等程序代码和系统数据通常存储在快闪存储器装置中以供在个人计算机系统中使用。
存储器装置的制造通常包含例如测试标准IEEE 1149.1等测试操作，其也称为联合测试行动组(JTAG)边界扫描测试。JTAG边界扫描方法包括耦合到集成电路的预定引脚的边界扫描单元。测试数据输入到电路的一个或一个以上边界引脚。随后检查电路的另一个或另一些边界引脚以寻找预定输出信号。由于所测试部件的功能和拓扑是已知的，因此输出信号将是已知的。
此测试可能是复杂的耗时过程。随着存储器装置变得日益复杂且存储器密度增加，测试的成本也增加。由于存储器制造商必须测试大量的存储器装置，因此即使测试时间的较小增加(乘以大的存储器装置数目)也会给制造商带来问题。
出于上文陈述的原因，且出于下文陈述的所属领域的技术人员在阅读和理解本说明书后将明了的其它原因，此项技术中需要一种减少测试大量集成电路所需的时间的方法。
发明内容
附图说明
图1展示集成电路中的I/O压缩设备的一个实施例的框图。
图2展示集成电路中的I/O边界扫描输入路径的一个实施例的图。
图3展示集成电路中的I/O边界扫描输出路径的一个实施例的图。
图4展示如图2和3中说明的边界扫描寄存器的一个实施例的框图。
图5展示用于在集成电路的测试期间的I/O压缩的方法的一个实施例的流程图。
图6展示在寄存器写入操作期间使用的信号的一个实施例的时序图。
图7展示在命令锁存器和地址锁存器循环期间使用的信号的一个实施例的时序图。
图8展示在串行数据输入操作期间使用的信号的一个实施例的时序图。
图9展示在串行数据输出操作期间使用的信号的一个实施例的时序图。
图10展示测试系统的一个实施例的框图。
图11展示开路/短路检查的一个实施例的框图。
具体实施方式
在以下详细描述中，参考形成本发明的一部分且其中借助图解展示特定实施例的附图。在图中，相似标号在全部几张图中大体上描述类似的组件。以充分的细节描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例，且在不脱离本发明的范围的情况下可做出结构、逻辑和电的改变。因此，不应在限制性意义上做出以下详细描述，且本发明的范围仅由所附权利要求书及其等效物界定。
图1说明用于测试集成电路的I/O压缩和引脚减少设备的一个实施例的框图。图1的实施例说明施加于非易失性存储器装置100的测试。所说明的存储器装置100可为许多不同的存储器架构中的一者，包含NAND快闪、NOR快闪或AND快闪。然而，所描述的实施例不限于任何一种类型的集成电路。
所说明的实施例将集成电路引脚数减少到八个信号，所述八个信号在测试过程期间耦合到输入/输出(I/O)引脚。这些引脚包含测试数据输入(TDI)、测试数据输出(TDO)、测试时钟(TCK)、测试模式选择(TMS)、命令锁存启用(CLE)、地址锁存启用(ALE)、写入启用(WE*)以及读取启用(RE*)。WE*和RE*信号由星号表示为低有效。随后将更详细地描述这些信号。在一个实施例中，TDI、TDO、TCK和TMS引脚没有与到达集成电路的外部垫的结合线连接。在替代实施例中，TDI、TDO、TCK和TMS引脚以及其它引脚可被多路复用。
TDI信号是串行数据输入信号。此信号由待输入到待测电路的测试数据组成。TDO信号是串行数据输出信号。此信号由从待测电路读出且输入到测试器件以与已知/期望的响应进行比较的测试数据组成。
TCK信号是将数据计时输入到I/O扫描寄存器113和将数据从I/O扫描寄存器113计时输出的测试时钟信号。如图1说明，TMS信号是在I/O扫描寄存器113的并行与串行操作之间进行选择的控制信号。当TMS是逻辑高时，串行模式被选定。当TMS是逻辑低时，正常的并行模式被选定。
TMS引脚还具有用于起始测试操作的次级功能。将高电压(例如，大约20V)施加于TMS引脚。这迫使CE*线变为低。如后续在图2、3和4中说明，数据(例如，去往寄存器的命令和数据)随后可被计时输入经过串行I/O扫描寄存器。在替代实施例中，除了用于迫使CE*线变为低的高电压以外还可使用其它方式。
ALE信号是高有效地址锁存启用。此信号向存储器装置100指示存储器的I/O线含有有效地址信息。在ALE有效(即，逻辑高)时，地址信息可从存储器控制器传送到芯片上地址寄存器。在一个实施例中，在例如写入启用信号WE*等另一信号的转变之后，地址被锁存到寄存器中。
WE*是低有效写入启用信号，其用于对数据/地址从存储器控制器到存储器装置100的传送进行门控。在一个实施例中，此信号的低到高转变提供锁存指示。当CE*、CLE和ALE全部处于逻辑低时，数据在WE*的上升沿上从控制器写入到存储器100。
CLE信号是命令锁存启用。此高有效信号向存储器装置100提供命令数据在I/O线上可用的指示。WE*信号可用于将命令门控到存储器命令寄存器中。
RE*信号是读取启用选通。这是低有效信号，其对从存储器装置100经由数据或I/O总线到存储器控制器的数据传送进行门控。RE*指令存储器装置100将所请求的数据驱动到数据总线上。
存储器装置100由多个数据I/O垫101组成。为了清楚的目的，将所有的垫说明为一个块101。如图2和3中说明和后续论述，I/O垫101也可称为DQ0-DQ7垫。虽然典型的待测集成电路可具有大量I/O垫，但并非所有的垫都需要测试，且因此不需要图1中说明的电路。
I/O垫101耦合到I/O缓冲器103。这些缓冲器103还在图2和3中说明。I/O缓冲器103耦合到存储器阵列105或其它待测试的电路逻辑。
I/O扫描寄存器块113耦合到TCK、TMS和TDI信号。此块113由多个I/O寄存器组成，所述I/O寄存器负责去往和来自待测试的存储器阵列105的数据的串行到并行和并行到串行转换。I/O缓冲器103以并联方式耦合到I/O扫描寄存器。来自TDI输入的串行数据被转换为并行数据以用于输入到I/O缓冲器103。来自I/O缓冲器103的并行数据被转换为串行数据流以用于输出。I/O扫描寄存器113的输出被输入到测试器件(未图示)。参看图2和3更详细展示I/O扫描寄存器块。
1∶8扩展缓冲器111也耦合到串行输入数据TDI信号。加载到缓冲器111中的数据位在缓冲器111的所有八个输出上复制。测试数据的八个位随后被通过I/O缓冲器103加载到存储器阵列中以用于测试。扩展缓冲器111减少了待计时输入的数据位的数目，且因此减少了测试时间。替代于必须计时输入八个位，仅需要一个位，所述位随后被扩展。
8∶1和8∶2压缩块109耦合到I/O缓冲器103。按不同实施例的需要，压缩块109提供八比一或八比二的可选择的压缩比率。压缩块109的输出耦合到TDO信号。压缩随后被接通，且通过将预定的控制字写入到适当的寄存器来选择期望的压缩比率。
压缩输出为每八个位提供一个位，或为每八个位提供两个位。在一个实施例中，如果所有八个位都是一，则输出是逻辑一，如果所有八个位都是零，则输出是逻辑零，且如果八个位不匹配，则压缩块109输出是高阻抗状态。在另一实施例中，当八个位不匹配时输出DRAM触发。如果八个位不匹配，则DRAM触发是从逻辑一到逻辑0的转变。
8∶1传送多路复用器107耦合到存储器阵列105。多路复用器107启用测试器件以存取存储器阵列105的位线。
图2说明图1的存储器装置100中的I/O扫描输入路径的一个实施例的框图。输入由串行TDI信号组成，所述信号输入到I/O扫描寄存器200中的一者。在所说明的实施例中，TDI信号被输入到DQ0 I/O扫描寄存器200。信号随后被从DQ0 I/O扫描寄存器200串行计时向上通过其余的I/O扫描寄存器201-207。每一寄存器200-207的输出被串行输出到其相应的DQx输入缓冲器210-217。输入缓冲器103随后被输入到受测试的存储器阵列和/或逻辑电路105。
图3说明图1的存储器装置100中的I/O扫描输出路径的一个实施例的框图。受测试的存储器阵列和/或逻辑电路105耦合到DQ0-DQ7输出缓冲器103。个别缓冲器210-217耦合到其相应的I/O扫描寄存器200-207。来自这些寄存器200-207的数据被串行计时到TDO输出。如先前描述，TDO输出耦合到测试器件以便将计时输出的测试数据与原先存储的已知数据进行比较。
图4说明在图2和3中说明的I/O扫描寄存器的一个实施例的框图。仅为说明目的提供此电路，因为本发明实施例可通过各种不同电路来实现。
寄存器由用于锁存数据的D触发器400组成。数据通过多路复用器401输入，所述多路复用器401具有耦合到并行输入线和串行输入线的输入。TMS信号耦合到多路复用器401的控制输入以如先前论述在并行模式与串行模式之间进行选择。
TCK时钟信号耦合到D-FF时钟输入以将数据计时输入D-FF中。D-FF的未经反转的输出(Q)作为寄存器的串行输出而输出。D-FF的经反转输出(Q*)通过两个晶体管输出电路410、411输出，所述两个输出电路充当图4的电路与并行输出之间的通过栅极电路。
电平移位器块403耦合到TMS信号。电平移位器将传入的TMS逻辑信号转变为具有较高VCC偏压的传出信号。为了说明的目的，内部VCC被设定于2.3V，而外部VCC可在2.7V与3.6V之间变化。
电平移位器电路403的输出耦合到偏置到外部VCC的两个反相器405、406。这些反相器405、406用于缓冲以帮助驱动通过栅极负载电路410。此电路410充当当测试模式实施例未使用时阻挡反相器406、406与DQ垫的通过栅极电路。这防止了当存储器装置的用户在止常操作期间驱动DQ垫时晶体管的任何潜在的正向偏置。
作为此电路的操作的实例，如果TMS是逻辑高以选择寄存器的串行模式，则多路复用器401的“B”输入被选定以使得串行输入数据从多路复用器401输出且输入到D-FF400。此数据通过TCK计时输入到触发器中。
类似地，如果通过处于逻辑低的TMS而选定并行模式，则多路复用器401的“A”输入被选定，且数据随着TCK而被计时输入到D-FF 400中。从D-FF 400的Q*输出输出的逻辑高接通下部n沟道晶体管408，同时顶部p沟道晶体管409断开。低TMS信号接通p沟道晶体管420，同时n沟道晶体管421断开，因此在并行输出线上呈现高阻抗。如果Q*输出是逻辑低，则n沟道晶体管408断开，同时p沟道晶体管409接通，因此输出逻辑高信号。
图5说明用于在集成电路的测试期间的I/O压缩的方法的一个实施例的流程图。所述方法如下开始：通过用大于待测集成电路的典型操作电压的高电压对TMS引脚501进行偏置来起始测试模式。举例来说，如果VCC为10V，则可用20V对TMS引脚进行偏置。
随后通过在TMS为高电压时将命令写入到命令寄存器503使CE*线变为低。随后将命令写入到测试寄存器505，同时WE*引脚保持为低且ALE引脚保持为高。这使得地址能够被加载到地址寄存器中。地址寄存器加载由八位地址和八位数据字段组成。在替代实施例中，也可迫使写入保护引脚(WP)以及其它静态控制引脚为低，以实现大体上相同的结果。
随后可将测试数据写入到存储器阵列/逻辑电路以用于测试506。许多不同的测试样式可用作测试数据，例如所有的一、所有的零、交替的一和零，或其它测试样式。
随后可借助将地址和数据写入到测试寄存器来接通压缩功能507。八位地址字段是寄存器的地址，而八位数据字段选择对数据压缩可用的选项。在一个实施例中，这些选项是8∶1压缩、8∶2压缩、测试数据失败时的三态/高阻抗条件，以及测试数据失败时的DRAM触发。
可从存储器阵列/逻辑电路读取测试数据508。经压缩的输出指示失败是否已发生。举例来说，如果经压缩的逻辑一被读取且所有的一已作为测试数据写入，则测试已通过。类似地，如果所有的逻辑零已被作为测试数据写入且经压缩的逻辑零被读取，则测试已通过。如果数据不匹配，则三态条件被读取或DRAM触发被读取，这取决于哪一者被选定。
测试器也可通过对特定寄存器进行写入来存取存储器单元位线509。这是通过将适当的寄存器地址与包括适当数据位的数据字段一起写入来完成。举例来说，数据字段的三个位允许通过图1的8∶1传送多路复用器107存取存储器阵列105的八个位线。
图6说明如图5中论述的寄存器写入操作的一个实施例的时序图。图的左侧说明寄存器地址写入操作，而右侧说明寄存器数据写入操作。此操作用于实现不同的压缩方案以及存取存储器阵列位线。地址对应于适当的寄存器，而数据对应于用于期望的操作的适当控制位。
TDI引脚上的串行输入地址(A0-A7)在TCK的上升沿上计时输入。这在TMS为高(指示串行操作)、WE*为高、CLE为低且在WE*为高之前ALE为高时发生。为了说明的目的，TCK具有20ns的周期。
在预定的延迟时间周期(即，47ns)之后，在TCK的上升沿上在TDI引脚上串行计时输入寄存器数据(D0-D7)。在此周期期间，TMS为高，WE*为高、CLE为低且在下一WE*脉冲的上升沿之前ALE为高。在所说明的实施例中，整个寄存器加载操作使用347ns。
图7说明如图5中论述的命令/地址寄存器操作的一个实施例的时序图。图的左侧说明命令寄存器循环，而右侧说明地址寄存器循环。此操作用于将命令字写入到适当的寄存器中。举例来说，可能将命令字写入到命令寄存器以致使CE*变为低，或可能将命令写入到测试寄存器以起始测试操作。
具有20ns时钟循环的TCK在TDI上串行计时输入八位命令数据(C0-C7)。这在TMS为逻辑高、WE*为逻辑高且CLE在两个时钟循环中变为低时发生。
在TMS和CEL仍为高且ALE为低时，在时钟的最后上升沿之后脉冲WE*。随后通过在TCK的上升沿上计时输入地址数据而开始地址循环。CLE在两个时钟循环之后变为低，且ALE在四个时钟循环之后变为高。在所说明的实施例中，整个寄存器加载操作在347ns中发生。
图8说明串行数据输入操作的一个实施例的时序图。图的左侧说明字节0的数据输入，而右侧说明字节1的数据输入。此操作用于将测试数据串行加载到存储器中以用于测试存储器单元和/或逻辑电路。
在TMS和WE*为高且CLE和ALE为低时，将字节0随TCK的上升沿串行计时输入。在字节0的最后上升时钟沿之后大约42ns，将WE*脉冲为低且使用大体上相同的程序将字节1计时输入。
图9说明串行数据输出操作的一个实施例的时序图。图的左侧说明字节0的串行数据输出，而右侧说明字节1的串行数据输出。此操作用于从存储器单元和/或逻辑电路读取测试数据，以便将读取的数据与已知的存储的数据进行比较以检测出现故障的存储器单元/逻辑元件。
在TMS变为高且RE*被脉冲为低以启用串行数据读取操作之后，在TCK的上升沿上在TDO上计时输出D0-D7。CLE和ALE两者在此操作期间都为低。在字节0被计时输出之后，TMS变回到低，其结束并行加载。
随后通过RE*被脉冲为低而起始字节1操作。TMS变回到高，且随后将D0-D7串行计时输出。CLE和ALE两者在此操作期间都为低。
先前描述的时序图仅是用于说明的目的。替代实施例可具有其它时间和信号关系。举例米说，可使用TCK的下降沿以及TCK的两个边沿上的计时。
图11说明根据先前描述的I/O扫描架构的开路/短路检查的一个实施例的框图。此架构实现了开路电路和短路电路的测试而不影响串行路径的速度。此图仅展示一个I/O垫配置。其余的I/O垫和I/O扫描寄存器以大体上类似的方式配置。
I/O扫描寄存器1102并行输入和输出耦合到I/O垫1101。来自I/O扫描寄存器1102的输入确保I/O垫1101与输入缓冲器1104之间的路径。来自I/O扫描寄存器1102的输出确保输出缓冲器1103与I/O垫1101之间的路径。
图10说明可并入如先前描述的存储器装置的存储器装置1000的功能框图。存储器装置1000耦合到控制器装置1010。控制器装置1010可为微处理器、存储器控制器、测试器件控制器，或某个其它类型的控制电路。存储器装置1000和处理器1010形成测试系统1020的一部分。存储器装置1000已经简化以着重于存储器的有助于理解本发明的特征。
存储器装置包含存储器单元阵列1030，其可包含快闪存储器单元或某个其它类型的非易失性存储器单元。存储器阵列1030布置成若干排的行和列。每一行存储器单元的控制栅极与字线耦合，而存储器单元的漏极和源极连接耦合到位线。如此项技术中众所周知，单元到位线的连接取决于阵列是NAND架构、NOR架构、AND架构还是某个其它阵列架构。
提供地址缓冲器电路1040以锁存在地址输入连接A0-Ax 1042上提供的地址信号。地址信号由行解码器1044和列解码器1046接收并解码以存取存储器阵列1030。所属领域的技术人员将了解，在本发明描述的益处下，地址输入连接的数目取决于存储器阵列1030的密度和架构。也就是说，地址的数目随存储器单元数的增加以及排和块数的增加两者而增加。
存储器装置1000通过使用读出放大器/缓冲器电路1050感测存储器阵列列中的电压或电流改变来读取存储器阵列1030中的数据。在一个实施例中，读出放大器/缓冲器电路经耦合以读取和锁存来自存储器阵列1030的一行数据。包含数据输入和输出缓冲器电路1060以用于经由多个数据连接1062与控制器1010进行双向数据通信。提供写入电路1055以将数据写入到存储器阵列。
控制电路1070对在控制连接1072上提供的来自处理器1010的信号(例如，ALE、CLE、CE*、RE*)进行解码。这些信号用于控制存储器阵列1030上的操作，包含数据读取、数据写入和擦除操作。控制电路1070可为状态机、定序器或某个其它类型的控制器。
寄存器1090耦合到控制电路1070。这些寄存器包含如先前论述的命令、测试和压缩选择寄存器。此寄存器块1090也可包含如存储器装置的操作和测试所需的其它寄存器。
图10中说明的存储器装置已经简化以便于对存储器的特征的基本理解且仅用于说明的目的。对存储器的内部电路和功能的更详细的理解是所属领域的技术人员已知的。替代实施例可包含在其它类型的电子系统中的本发明的一个实施例的存储器单元。
结论
概括来说，本文论述的实施例实现了I/O扫描测试期间的引脚减少和I/O压缩。此方案允许未经压缩的数据移入和移出集成电路，同时还提供各种压缩方案以减少测试期间的数据传送。本发明实施例通过TDO引脚提供例如命令和地址等未经压缩的数据输入以及未经压缩的输出。额外的实施例提供8∶1传送通过栅极多路复用器以用于模拟位线存取。
虽然本文已说明和描述特定实施例，但所属领域的技术人员将了解，任何预计会实现相同目的的布置均可代替所展示的特定实施例。所属领域的技术人员将明了对本发明的许多改动。因此，希望本申请案涵盖对本发明的任何改动或变化。显然希望本发明仅受随附权利要求书及其等效物限制。

Claims (20)

1.一种输入/输出(I/O)压缩设备，其在具有待测试的逻辑电路的集成电路中，所述设备包括：
转换电路，其耦合到所述逻辑电路，所述转换装置具有串行数据输入且适于执行串行到并行和并行到串行转换两者，以将测试数据写入到所述逻辑电路和从所述逻辑电路读取测试数据；以及
压缩电路，其耦合到所述转换电路以用于从所述逻辑电路输出所述测试数据。
2.根据权利要求1所述的设备，其中所述待测试的逻辑电路包含存储器阵列。
3.根据权利要求1所述的设备，且其进一步包含将所述转换电路耦合到所述压缩电路的I/O缓冲器。
4.根据权利要求3所述的设备，且其进一步包括耦合到所述I/O缓冲器的数据I/O垫。
5.根据权利要求1所述的设备，其中所述转换电路是耦合到测试时钟信号、测试模式选择信号以及测试数据输入信号的I/O扫描寄存器。
6.根据权利要求5所述的设备，其中所述测试数据输入信号是串行数据信号。
7.根据权利要求5所述的设备，其中所述测试模式选择信号的状态指示并行模式或串行模式中的一者。
8.根据权利要求1所述的设备，其中所述转换电路进一步经配置以耦合到测试器件。
9.根据权利要求1所述的设备，其中所述集成电路是为NAND快闪存储器装置或NOR快闪存储器装置中的一者的非易失性存储器装置。
10.根据权利要求1所述的设备，且其进一步包含具有耦合到所述测试数据的输入和耦合到多个I/O缓冲器的输出的扩展缓冲器，所述扩展缓冲器经配置以接受来自所述测试数据的数据位，且将所述数据位复制为多个数据位。
11.根据权利要求9所述的设备，且其进一步包含耦合到所述存储器装置的读取启用信号、写入启用信号、地址锁存启用信号和命令锁存启用信号。
12.一种用于测试具有逻辑电路的集成电路的方法，所述方法包括：
响应于测试模式引脚上的电压而起始测试模式；
将测试数据写入到所述逻辑电路；
接通适于对来自所述逻辑电路的测试数据进行压缩的压缩电路；以及
读取经压缩的测试数据。
13.根据权利要求12所述的方法，其中所述电压大于所述集成电路的电源电压。
14.根据权利要求12所述的方法，且其进一步包含对预定寄存器进行写入以接通所述压缩电路。
15.根据权利要求12所述的方法，且其进一步包含在多个压缩比率之间进行选择。
16.根据权利要求12所述的方法，其中所述经压缩测试数据在所有逻辑一被读取的情况下包括逻辑一，在所有逻辑零被读取的情况下包括逻辑零，或在所述测试数据不匹配时包括高阻抗状态。
17.根据权利要求12所述的方法，其中所述经压缩测试数据在所有逻辑一被读取的情况下包括逻辑一，在所有逻辑零被读取的情况下包括逻辑零，或在所述测试数据不匹配时包括DRAM触发条件。
18.一种测试系统，其包括：
测试控制器，其用于产生包含测试时钟信号、测试模式选择信号以及测试数据输入信号的测试控制信号；以及
存储器装置，其耦合到所述测试控制器且响应于所述测试控制信号而操作，所述装置包括：
存储器阵列，其具有耦合到位线的列；
多个数据输入/输出(I/O)垫；
多个I/O扫描寄存器，其各自耦合到不同的I/O垫，每一I/O扫描寄存器适于响应于所述测试时钟信号、所述测试模式选择信号以及所述测试数据输入信号而执行串行到并行和并行到串行转换两者，以将测试数据写入到所述存储器阵列和从所述存储器阵列读取测试数据；
I/O缓冲器，其耦合在每一数据I/O垫与所述存储器阵列之间；以及
压缩电路，其耦合到所述多个I/O扫描寄存器以用于以可选择的压缩格式从所述存储器阵列输出所述测试数据。
19.根据权利要求18所述的系统，其中所述存储器装置进一步包括用于存取所述位线的传送多路复用器。
20.根据权利要求18所述的系统，其中所述测试控制器进一步适于接收从所述压缩电路输出的串行测试数据。
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