CN103559915B - 一种减少地址线连接的dram测试装置及方法 - Google Patents

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Abstract

本发明提供了一种减少地址连接的DRAM测试装置，包括DRAM芯片、时钟信号产生模块、上升沿锁存器、下降沿锁存器、测试模式切换模块及全局控制端；所述时钟信号产生模块的输出端分别与上升沿锁存器的时钟信号输入端及下降沿锁存器的始终信号输入端相连接，DRAM芯片的地址线分别与上升沿锁存器的地址输入端及下降沿锁存器的地址输入端相连接，上升沿锁存器的输出端及下降沿锁存器的输出端均通过测试模式切换模块与全局控制端相连接。本发明还提供了一种减少地址连接的DRAM测试方法，通过本发明可以有效的提高DRAM芯片测试的灵活性。

Description

一种减少地址线连接的DRAM测试装置及方法
技术领域
本发明涉及一种减少地址线连接的装置及方法，具体涉及一种减少地址线连接的DRAM测试装置及方法。
背景技术
图1为传统DRAM地址锁存方式示意图,假设DRAM有Y位地址线A<Y:0>,在时钟的上升沿发送激活命令或读/写命令,上升沿锁存器将锁存芯片的行地址或列地址并将之送往全局控制端，因此传统的DRAM测试将连接全部地址线。
受芯片制造工艺不断减小及芯片容量不断增大的制约,在芯片测试过程中连接所有的地址线将使测试针卡的制造变得困难,同时也使测试机台的驱动通道占用过多,最终降低测试的灵活性。
发明内容
本发明的目的在于克服上述现有技术的缺点，本发明一种减少地址线连接的DRAM测试装置及方法，该装置及方法可以有效的提高DRAM芯片测试的灵活性。
为达到上述目的，本发明所述的减少地址线连接的DRAM测试装置包括DRAM芯片、时钟信号产生模块、上升沿锁存器、下降沿锁存器、测试模式切换模块及全局控制端；
所述时钟信号产生模块的输出端分别与上升沿锁存器的时钟信号输入端及下降沿锁存器的时钟信号输入端相连接，DRAM芯片的地址线分别与上升沿锁存器的地址输入端及下降沿锁存器的地址输入端相连接，上升沿锁存器的输出端及下降沿锁存器的输出端均通过测试模式切换模块与全局控制端相连接。
相应的，本发明还提供了一种减少地址线连接的DRAM测试方法，包括以下步骤：
1)DRAM芯片将高位地址及低位地址都输送至上升沿锁存器及下降沿锁存器中；时钟信号产生模块产生时钟信号，并将时钟信号输送至上升沿锁存器及下降沿锁存器中；
2)当测试模式切换模块关闭时，DRAM芯片接收到激活指令前，时钟信号在DRAM芯片接收到激活指令前的半个时钟周期为下降沿信号，下降沿锁存器接收所述下降沿信号，根据所述下降沿信号锁存DRAM芯片的高位地址，并将锁存的高位地址输送至全局控制端中；
3)开启测试模式切换模块，同时当DRAM芯片接收激活指令时，时钟信号为上升沿信号，上升沿锁存器接收所述上升沿信号，根据所述上升沿信号锁存DRAM芯片的低位地址，并将锁存的低位地址输送至全局控制端中。
所述高位地址与低位地址的数量相同。
本发明具有以下有益效果：
本发明所述的减少地址线连接的DRAM测试装置及方法设有测试模式切换模块、上升沿锁存器及下降沿锁存器，在DRAM芯片接收到激活命令前的前半个时钟周期时能够采用下降沿锁存器锁存DRAM芯片的高位地址，并将锁存的高位地址发送至全局控制端，当DRAM芯片接收激活命令时，上升沿锁存器接收到上升沿信号，根据所述上升沿信号对低位地址进行锁存，并将锁存的低位地址发送至全局控制端，从而在测试的过程中一部分地址连接将被节省下来，从而有效的提高DRAM芯片测试的灵活性。
附图说明
图1为传统的DRAM芯片的地址锁存装置及锁存方式；
图2为本发明的结构示意图及锁存方式。
具体实施方式
下面结合附图对本发明做进一步详细描述：
参考图2，本发明所述的减少地址线连接的DRAM测试装置包括DRAM芯片、时钟信号产生模块、上升沿锁存器、下降沿锁存器、测试模式切换模块及全局控制端；所述时钟信号产生模块的输出端分别与上升沿锁存器的时钟信号输入端及下降沿锁存器的时钟信号输入端相连接，DRAM芯片的地址线分别与上升沿锁存器的地址输入端及下降沿锁存器的地址输入端相连接，上升沿锁存器的输出端及下降沿锁存器的输出端均通过测试模式切换模块与全局控制端相连接。
相应的，本发明所述的一种减少地址线连接的DRAM测试方法包括以下步骤：
1)DRAM芯片将高位地址及低位地址都输送至上升沿锁存器及下降沿锁存器中；时钟信号产生模块产生时钟信号，并将时钟信号输送至上升沿锁存器及下降沿锁存器中；
2)当测试模式切换模块切换至测试模式开启时，时钟信号在DRAM芯片接收到激活命令前的半个时钟周期为下降沿信号，下降沿锁存器接收所述下降沿信号，并根据所述下降沿信号锁存DRAM芯片的高位地址，并将锁存的高位地址输送至全局控制端中；
3)当测试模式切换模块切换至测试模式关闭，同时当DRAM芯片接收激活指令时，时钟信号为上升沿信号，上升沿锁存器接收所述上升沿信号，根据所述上升沿信号锁存DRAM芯片的低位地址，并将锁存的低位地址输送至全局控制端中。
优选的，高位地址的数目与低位地址的数目相同。
实施例一
将DRAM的地址线分为两组,分别为高位地址线A<Y:X>和低位地址线A<X-1:0>,以行地址锁存为例,当测试模式开启时,在激活命令到达的前半个时钟周期的下降沿,下降沿锁存器工作,高位行地址A<Y:X>被锁存,剩余的一半行地址A<X-1:0>将会在激活命令到达的时钟上升沿由上升沿锁存器锁存,所有被锁存的行地址Ai<Y:0>将会被送往全局控制端.读写命令时列地址的锁存同理所述.由于高半组地址A<Y:X>和低半组地址A<X-1:0>共享地址输入总线,因此在测试的过程中,一半的地址连接将被省去,测试的灵活性将得到提升。

Claims (3)

1.一种减少地址线连接的DRAM测试装置，其特征在于，包括DRAM芯片、时钟信号产生模块、上升沿锁存器、下降沿锁存器、测试模式切换模块及全局控制端；
所述时钟信号产生模块的输出端分别与上升沿锁存器的时钟信号输入端及下降沿锁存器的时钟信号输入端相连接，DRAM芯片的地址线分别与上升沿锁存器的地址输入端及下降沿锁存器的地址输入端相连接，上升沿锁存器的输出端及下降沿锁存器的输出端均通过测试模式切换模块与全局控制端相连接。
2.一种减少地址线连接的DRAM测试方法，基于权利要求1所述的装置，其特征在于，包括以下步骤：
1)DRAM芯片将高位地址及低位地址都输送至上升沿锁存器及下降沿锁存器中；时钟信号产生模块产生时钟信号，并将时钟信号输送至上升沿锁存器及下降沿锁存器中；
2)当测试模式切换模块切换至测试模式开启时，时钟信号在DRAM芯片接收到激活命令前的半个时钟周期为下降沿信号，下降沿锁存器接收所述下降沿信号，并根据所述下降沿信号锁存DRAM芯片的高位地址，并将锁存的高位地址输送至全局控制端中；
3)当测试模式切换模块切换至测试模式关闭，同时当DRAM芯片接收激活指令时，时钟信号为上升沿信号，上升沿锁存器接收所述上升沿信号，根据所述上升沿信号锁存DRAM芯片的低位地址，并将锁存的低位地址输送至全局控制端中。
3.根据权利要求2所述的减少地址线连接的DRAM测试方法，其特征在于，所述高位地址与低位地址的数量相同。
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