CN105572565A - 适用于1553总线协议的内建自测试电路 - Google Patents

适用于1553总线协议的内建自测试电路 Download PDF

Info

Publication number
CN105572565A
CN105572565A CN201510976281.9A CN201510976281A CN105572565A CN 105572565 A CN105572565 A CN 105572565A CN 201510976281 A CN201510976281 A CN 201510976281A CN 105572565 A CN105572565 A CN 105572565A
Authority
CN
China
Prior art keywords
test
self
built
register
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510976281.9A
Other languages
English (en)
Other versions
CN105572565B (zh
Inventor
蔡洁明
印琴
刘士全
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 58 Research Institute
Original Assignee
CETC 58 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 58 Research Institute filed Critical CETC 58 Research Institute
Priority to CN201510976281.9A priority Critical patent/CN105572565B/zh
Publication of CN105572565A publication Critical patent/CN105572565A/zh
Application granted granted Critical
Publication of CN105572565B publication Critical patent/CN105572565B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2856—Internal circuit aspects, e.g. built-in test features; Test chips; Measuring material aspects, e.g. electro migration [EM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Environmental & Geological Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明涉及适用于1553总线协议的内建自测试电路，包括自测试寄存器、内建自测试逻辑、存储测试向量的只读存储器和内建自测试状态寄存器，使电路具备内建自测试功能，将原协议处理器的开始/复位寄存器中的部分保留位用于控制内建自测试功能的启动与复位，自测试时当前运行的测试向量状态被记录在相应的自测试寄存器中，自测试的结果被记录在内建自测试状态寄存器相应的数据位中。本发明不改变原有协议处理器的结构，只需增加内建自测试逻辑及用于存储向量的只读存储器，可以在保证极高的测试覆盖率的同时，极大地减轻电路测试程序开发的难度，提高测试效率。

Description

适用于1553总线协议的内建自测试电路
技术领域
本发明涉及一种内建自测试电路，尤其是适用于1553总线协议的内建自测试电路。
背景技术
自集成电路诞生以来，设计方法、制造方法和测试方法始终是集成电路发展不可分割的三个组成部分。但在集成电路发展初期，人们更多地把注意力集中在设计和制造领域，而且由于早期的集成电路逻辑设计和工艺技术相对简单，因此对测试方法的研究一度处于一个不被重视的地位。随着集成电路设计方法与工艺技术的不断进步，单个芯片实现的功能越来越复杂，电路测试的工作难度越来越大，测试覆盖率也很难保证达到较高水平，集成电路的可测性问题已经成为提高产品可靠性的一个不可忽视的因素。可测性设计以牺牲电路面积为代价，从而较大幅度地降低测试难度。可测性设计可以提高测试覆盖率，大幅度地缩短测试时间，降低测试难度，加快开发周期，缩短产品上市时间。
可测性设计中的内建自测试(Built-InSelf-Test，BIST)是通过在芯片内部集成少量的逻辑电路来实现对整个电路的测试，被认为是解决电路调试问题的有效方法之一。它的基本思想是由电路自己生成测试向量，而不需要外部施加测试向量，并依靠自身逻辑来判断测试结果是否符合预期。作为可测性设计的一种重要方法，BIST成为DFT设计技术的主流，目前很多SOC电路都采用了BIST可测性技术。由此引申到在军事上广泛采用的1553电路。
MIL-STD-1553数据总线因其高可靠性等诸多优点被广泛应用于舰船、航空、航天等多个领域。在过去的半个多世纪，MIL-STD-1553一直被认为是当今我们俗称的网络战起源，它实现了传感器等各种电子装备的信息共享与传输，从根本上改变了以美国为代表及其同盟的作战方式。以DDC的典型产品BU-61580电路为例，虽然预留了部分寄存器用于自测试，但具体的测试过程还需要外部CPU通过总线输入测试码。按照DDC设计手册的表述，要达到95％以上的测试覆盖率，大约需要输入4000条测试向量，这个工作量无疑是巨大的，将严重影响产品的测试效率。
发明内容
本发明要解决的技术问题是克服现有的缺陷，提供适用于1553总线协议的内建自测试电路，在原协议处理器结构的基础上增加部分逻辑用于自测试的启动、控制及判断，同时增加用于存储测试向量的只读存储器ROM，测试工程师所要做的只是简单地控制自测试寄存器，启动电路的自测试功能，测试完成后访问特定的寄存器以判断电路是否正常，因此，可以在保证极高的测试覆盖率的同时，极大地减轻电路测试程序开发的难度，提高测试效率。
为了解决上述技术问题，本发明提供了如下的技术方案：
本发明适用于1553总线协议的内建自测试电路，包括自测试寄存器、内建自测试逻辑、存储测试向量的只读存储器和内建自测试状态寄存器，使电路具备内建自测试功能，将原协议处理器的开始/复位寄存器中的部分保留位用于控制内建自测试功能的启动与复位，自测试时当前运行的测试向量状态被记录在相应的自测试寄存器中，自测试的结果被记录在内建自测试状态寄存器相应的数据位中。
进一步地，开始/复位寄存器通过部分保留位中的第7位来发起协议自测试，通过第9位来发起RAM自测试，通过第10位将测试结果置为初始状态0000H。
进一步地，RAM自测试在内建自测试逻辑的配合下，RAM的每个地址空间被顺序写入特定的值，写入完成后再被顺序读出并与原写入数据进行比较。
进一步地，RAM自测试采用的测试码有两种，分别为写入的数据等于当前地址、写入的数据等于当前地址取反。
进一步地，协议自测试在内建自测试逻辑的配合下，主要完成原协议处理器中寄存器、曼彻斯特编码器、曼彻斯特解码器和1553协议的全面测试。
进一步地，协议自测试前将所有测试向量预先存储在只读存储器中，测试时将测试向量写入被测试电路，从相应的寄存器或存储器中读出并与只读存储器中的数据向量进行比较。
进一步地，协议自测试时利用高32位地址的保留寄存器空间构成七组自测试寄存器。
本发明的有益效果：
1、不改变原有的协议处理器结构，从而保证逻辑与以前电路兼容，节省了逻辑设计开发的成本。
2、采用预先写入ROM的测试向量方式实现协议自测试功能，可以在保证极高的测试覆盖率的同时，极大地减轻电路测试程序开发的难度，提高测试效率。
3、由于1553总线协议是一种标准的总线协议，广泛应用于舰船、航空、航天等多个领域，此发明同样适用于其他型号的1553电路，具有很好的可复用性。
附图说明
图1为增加了本发明的协议处理器功能框图；
图2为本发明中RAM自测试功能框图；
图3为本发明中RAM自测试流程图；
图4为本发明中ROM的测试向量定义图；
图5为本发明中协议自测试功能框图；
图6为本发明中协议自测试流程图。
具体实施方式
本发明所列举的实施例，只是用于帮助理解本发明，不应理解为对本发明保护范围的限定，对于本技术领域的普通技术人员来说，在不脱离本发明思想的前提下，还可以对本发明进行改进和修饰，这些改进和修饰也落入本发明权利要求保护的范围内。
本发明在原协议处理器的基础上，采用增加自测试寄存器1、内建自测试逻辑2、存储测试向量的只读存储器3和内建自测试状态寄存器4的方式使电路具备内建自测试功能。如附图1所示，图中虚线框部分为本发明内容，实现框部分为原电路逻辑结构(以BU-61580为例)，阴影部分为外围电路。
本发明的适用于1553总线协议的内建自测试电路具备RAM自测试和协议自测试两个功能。为了控制内建自测试功能的启动与复位，将原开始/复位寄存器(03H)中的第7位、第9位、第10位用于该功能，如表1。
表1开始/复位寄存器(03H)
位 描述 位 描述
15(MSB) 保留 7 发起协议自测试
· · 6 BC/MT因消息停止
· · 5 BC因帧停止
12 保留 4 时间标签测试时钟
11 保留 3 时间标签复位
10 清除自测试寄存器 2 中断复位
9 发起RAM自测试 1 BC/MT起始
8 保留 0(LSB) 复位
如上表所示，可以通过开始/复位寄存器中的第7位来发起协议自测试，通过第9位来发起RAM自测试，通过第10位将测试结果(内建自测试状态寄存器4地址1C)置为初始状态0000H。
当开始/复位寄存器的第9位置为“1”时，电路启动RAM自测试。RAM自测试主要完成全片4K×16位RAM空间的写入与读出比较，采用的测试码有两种：写入的数据＝当前地址、写入的数据＝当前地址取反。在内建自测试逻辑的配合下，RAM的每个地址空间被顺序写入特定的值，写入完成后再被顺序读出并与原写入数据进行比较，测试结果体现在内建自测试状态寄存器4相应的数据位中。其中，RAM自测试是一种破坏性测试，原存储在RAM中的数据无论测试结果通过与否，在自测试完成后均不可恢复。RAM自测试的功能框图如附图2所示。
RAM自测试设计时，我们将一个地址的写入时间设为3个时钟周期，一个地址的读出时间设为2个时钟周期，完成全地址的写入读出需要4K×5个时钟周期，两种测试码共需4K×5×2＝40960个时钟周期。在12MHz时钟下需花费3.4ms，16MHz时钟下需花费2.6ms。RAM自测试的流程如附图3所示。
当开始/复位寄存器的第7位置为“1”时，电路启动协议自测试。协议自测试主要完成协议处理器中寄存器、曼彻斯特编码器、曼彻斯特解码器、1553协议的全面测试。完成所有测试需要用到的测试向量大约为4000条。设计时将所有测试向量预先存储在大小为4K×24的只读存储器3(ROM)中，测试时将测试向量写入被测试电路，从相应的寄存器或存储器中读出并与只读存储器3中的数据向量进行比较，测试结果体现在内建自测试状态寄存器4相应的数据位中。只读存储器3(ROM)中一个地址对应的24位测试向量定义如附图4所示。
为了方便用户实时了解当前运行的测试向量情况，在自测试设计时利用高32位地址的保留寄存器空间设计实现了相应的自测试寄存器1。自测试寄存器1共有7组，其定义详见表2，每个自测试寄存器1的功能描述分别见表3～表9。
表27组自测试寄存器的定义
寄存器地址(16进制) 寄存器名称
36 自测试ROM地址寄存器
37 测试向量地址寄存器
38 测试向量数据寄存器
39 自测试ROM数据寄存器(低16位)
3A 自测试ROM数据寄存器(高8位)
3B ROM地址寄存器
3E 存储器/寄存器地址寄存器(高10位)
表3自测试ROM地址寄存器(36H)
表4RAM或寄存器测试向量地址寄存器(37H)
表5RAM或寄存器测试向量数据寄存器(38H)
表6自测试ROM数据(低16位)寄存器(39H)
表7自测试ROM数据(高8位)寄存器(3AH)
表8ROM地址寄存器(3BH)
表9RAM/寄存器地址(高10位)寄存器(3EH)
与RAM自测试不同的是，协议自测试是非破坏性测试，在进行测试时，原内部寄存器中的数据会被暂时存储到内部共享RAM中，一旦测试完成，所有寄存器的值都会恢复至原状态。协议逻辑自测试的功能框图如附图5所示。
协议自测试时，完成一个测试向量写入及比较的时间为8个时钟周期，4000条测试向量需要8×4000＝32000个时钟周期。在12MHz时钟条件下需花费2.7ms，在16MHz时钟下需花费2.0ms。协议自测试的流程如附图6所示。
以上两类自测试的结果被记录在地址为1C的内建自测试状态寄存器4中，用户可以随时通过读取该内建自测试状态寄存器4的值来得到当前自测试的状态及结果。内建自测试状态寄存器4中每一位的定义及说明详见表10。
表10内建自测试状态寄存器(1C，只读)

Claims (7)

1.适用于1553总线协议的内建自测试电路，其特征在于：包括自测试寄存器(1)、内建自测试逻辑(2)、存储测试向量的只读存储器(3)和内建自测试状态寄存器(4)，使电路具备内建自测试功能，将原协议处理器的开始/复位寄存器中的部分保留位用于控制内建自测试功能的启动与复位，自测试时当前运行的测试向量状态被记录在相应的自测试寄存器(1)中，自测试的结果被记录在内建自测试状态寄存器(4)相应的数据位中。
2.根据权利要求1所述的适用于1553总线协议的内建自测试电路，其特征在于：所述开始/复位寄存器通过部分保留位中的第7位来发起协议自测试，通过第9位来发起RAM自测试，通过第10位将测试结果置为初始状态0000H。
3.根据权利要求2所述的适用于1553总线协议的内建自测试电路，其特征在于：所述RAM自测试在内建自测试逻辑的配合下，RAM的每个地址空间被顺序写入特定的值，写入完成后再被顺序读出并与原写入数据进行比较。
4.根据权利要求3所述的适用于1553总线协议的内建自测试电路，其特征在于：所述RAM自测试采用的测试码有两种，分别为写入的数据等于当前地址、写入的数据等于当前地址取反。
5.根据权利要求2所述的适用于1553总线协议的内建自测试电路，其特征在于：所述协议自测试在内建自测试逻辑的配合下，主要完成原协议处理器中寄存器、曼彻斯特编码器、曼彻斯特解码器和1553协议的全面测试。
6.根据权利要求5所述的适用于1533总线协议的内建自测试电路，其特征在于：所述协议自测试前将所有测试向量预先存储在只读存储器(3)中，测试时将测试向量写入被测试电路，从相应的寄存器或存储器中读出并与只读存储器(3)中的数据向量进行比较。
7.根据权利要求6所述的适用于1533总线协议的内建自测试电路，其特征在于：所述协议自测试时利用高32位地址的保留寄存器空间构成七组自测试寄存器(1)。
CN201510976281.9A 2015-12-23 2015-12-23 适用于1553总线协议的内建自测试电路 Active CN105572565B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201510976281.9A CN105572565B (zh) 2015-12-23 2015-12-23 适用于1553总线协议的内建自测试电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201510976281.9A CN105572565B (zh) 2015-12-23 2015-12-23 适用于1553总线协议的内建自测试电路

Publications (2)

Publication Number Publication Date
CN105572565A true CN105572565A (zh) 2016-05-11
CN105572565B CN105572565B (zh) 2018-08-24

Family

ID=55882920

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510976281.9A Active CN105572565B (zh) 2015-12-23 2015-12-23 适用于1553总线协议的内建自测试电路

Country Status (1)

Country Link
CN (1) CN105572565B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106291328A (zh) * 2016-08-26 2017-01-04 北京空间飞行器总体设计部 一种航天器开关矩阵故障检测及定位装置
CN107729271A (zh) * 2017-10-26 2018-02-23 中国电子科技集团公司第五十八研究所 具备自测试功能的双总线型e‑flash控制电路
CN108287537A (zh) * 2018-01-19 2018-07-17 航天科工防御技术研究试验中心 一种can总线协议控制器测试方法
CN109581199A (zh) * 2019-01-22 2019-04-05 上海艾为电子技术股份有限公司 数字量产测试机、激励信号获取方法及待测数据比较方法
CN109753393A (zh) * 2018-12-20 2019-05-14 北京时代民芯科技有限公司 一种基于自测试的1553总线接口电路快速筛选系统及方法
CN110750086A (zh) * 2019-09-02 2020-02-04 芯创智（北京）微电子有限公司 一种数字逻辑自动测试装置及方法
CN111240582A (zh) * 2018-11-29 2020-06-05 长鑫存储技术有限公司 数据读写方法、读写装置和动态随机存储器
CN112557881A (zh) * 2020-12-22 2021-03-26 上海华岭集成电路技术股份有限公司 管控集成电路测试质量的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1462451A (zh) * 2001-04-25 2003-12-17 皇家菲利浦电子有限公司 具有用于嵌入式非易失性存储器的自测试器件的集成电路及相关测试方法
US20040123200A1 (en) * 2002-12-20 2004-06-24 Olivier Caty Instruction-based built-in self-test (BIST) of external memory
US7213185B2 (en) * 2002-08-08 2007-05-01 Stmicroelectronics S.R.L Built-in self test circuit for integrated circuits
CN101996687A (zh) * 2010-10-27 2011-03-30 山东大学 基于扫描测试的多个sram的内建自测试方法
CN104407279A (zh) * 2014-10-28 2015-03-11 深圳市芯海科技有限公司 一种用于自动测试芯片mdio总线协议的码型数据、装置及测试方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1462451A (zh) * 2001-04-25 2003-12-17 皇家菲利浦电子有限公司 具有用于嵌入式非易失性存储器的自测试器件的集成电路及相关测试方法
US7213185B2 (en) * 2002-08-08 2007-05-01 Stmicroelectronics S.R.L Built-in self test circuit for integrated circuits
US20040123200A1 (en) * 2002-12-20 2004-06-24 Olivier Caty Instruction-based built-in self-test (BIST) of external memory
CN101996687A (zh) * 2010-10-27 2011-03-30 山东大学 基于扫描测试的多个sram的内建自测试方法
CN104407279A (zh) * 2014-10-28 2015-03-11 深圳市芯海科技有限公司 一种用于自动测试芯片mdio总线协议的码型数据、装置及测试方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106291328A (zh) * 2016-08-26 2017-01-04 北京空间飞行器总体设计部 一种航天器开关矩阵故障检测及定位装置
CN107729271A (zh) * 2017-10-26 2018-02-23 中国电子科技集团公司第五十八研究所 具备自测试功能的双总线型e‑flash控制电路
CN108287537A (zh) * 2018-01-19 2018-07-17 航天科工防御技术研究试验中心 一种can总线协议控制器测试方法
CN111240582A (zh) * 2018-11-29 2020-06-05 长鑫存储技术有限公司 数据读写方法、读写装置和动态随机存储器
CN111240582B (zh) * 2018-11-29 2022-01-28 长鑫存储技术有限公司 数据读写方法、读写装置和动态随机存储器
CN109753393A (zh) * 2018-12-20 2019-05-14 北京时代民芯科技有限公司 一种基于自测试的1553总线接口电路快速筛选系统及方法
CN109581199A (zh) * 2019-01-22 2019-04-05 上海艾为电子技术股份有限公司 数字量产测试机、激励信号获取方法及待测数据比较方法
CN110750086A (zh) * 2019-09-02 2020-02-04 芯创智（北京）微电子有限公司 一种数字逻辑自动测试装置及方法
CN110750086B (zh) * 2019-09-02 2020-11-17 芯创智（北京）微电子有限公司 一种数字逻辑自动测试装置及方法
CN112557881A (zh) * 2020-12-22 2021-03-26 上海华岭集成电路技术股份有限公司 管控集成电路测试质量的方法

Also Published As

Publication number Publication date
CN105572565B (zh) 2018-08-24

Similar Documents

Publication Publication Date Title
CN105572565A (zh) 适用于1553总线协议的内建自测试电路
CN101504692A (zh) 一种验证和测试片上系统的系统及方法
CN103578535A (zh) 用于读取nand快闪存储器的方法和设备
CN113486625B (zh) 芯片的验证方法与验证系统
CN105446841A (zh) 缓存一致性测试方法
US9471736B2 (en) Computing system automatically generating a transactor
CN105045335A (zh) 一种内嵌8051ip核的fpga信息处理系统
CN105446843B (zh) Soc芯片功能测试系统及方法
CN103793263B (zh) 一种基于PowerPC处理器的DMA事务级建模方法
US9595350B2 (en) Hardware-based memory initialization
CN105320543B (zh) 加载软件模块的方法和装置
Salah et al. Constructing Effective UVM Testbench for DRAM Memory Controllers
JP7343257B2 (ja) ホストシステム、方法、及び、システム
CN111176926A (zh) 一种基于双口sram的ip核仿真系统及仿真方法
CN114995587B (zh) 时钟信号获得方法、装置、芯片及存储介质
CN113760751B (zh) 生成测试用例的方法、电子设备及存储介质
US11430496B2 (en) Phase-aware DDR command dynamic scheduling
CN109145338B (zh) 一种修复电压降的方法及装置
US9191002B2 (en) Data processing apparatus and method in PLC system
CN107426118B (zh) 一种基于mdc/mdio接口的千兆以太网交换电路访问装置
CN206975631U (zh) 一种通用输入输出时序处理器
Hartmann et al. Memristor-based (reram) data memory architecture in asip design
Datta et al. Formal verification of a public-domain DDR2 controller design
US20140149671A1 (en) Persistent cacheable high volume manufacturing (hvm) initialization code
CN102183897B (zh) 一种基于soc的脉冲插值电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant