CN101996687A - 基于扫描测试的多个sram的内建自测试方法 - Google Patents

Abstract

基于扫描测试的多个SRAM的内建自测试方法，属集成电路设计技术领域。对多个待测SRAM测试，分为扫描模式和内建自测试模式。在扫描模式下将SRAM逻辑中的所有普通触发器替换成扫描触发器，并将扫描触发器连接起来组成扫描链。利用自动测试设备输出设计阶段生成的测试向量，观察芯片输出，观察结果是否正确。在内建自测试模式下，通过启动内建自测试，观察输出信号，判断是否存在错误。本发明无需添加过多逻辑电路，结合扫描测试和内建自测试方法的优点，尽可能大限度的优化系统资源，提高测试覆盖率，节约测试时间和测试成本，节省芯片面积。

Description

基于扫描测试的多个SRAM的内建自测试方法

技术领域

本发明涉及一种基于扫描测试的多个SRAM的内建自测试方法，属集成电路设计技术领域。

背景技术

日前，随着集成电路设计规模的扩大和系统运行速度的提高，集成电路测试已经成为集成电路设计过程中极其重要的环节。随着片上系统设计的发展，在众多嵌入式IP核中，SRAM核占据重要地位，因此对嵌入SRAM的测试也变得尤为重要。集成电路内部SRAM常见的故障类型有：固定型故障(Stuck-at fault)、开路故障、跳变故障、耦合故障、地址译码故障。嵌入针对这些常见故障，内建自测试(Built In-System Test，BIST)是目前集成电路SRAM测试领域的主流测试方法。储存器是由相同结构的存储单元组成，具有简单的读、写和擦除功能。SRAM的内建自测试，是在芯片内部，利用引线复用技术将SRAM相关的信号，包括数据、地址和控制信号，直接连到SRAM引线上，通过发送测试向量来检测输出信号，比对结果来测试SRAM是否存在错误。

SRAM内建自测试现在已经有许多成熟的测试算法，如Mscan、March、checkerboard算法。在实际芯片设计中，根据芯片对测试覆盖率、面积、算法复杂程度的要求，选择不同的算法。目前，针对SRAM的测试主要是单一的SRAM的内建自测试，测试覆盖故障率不高。针对多个SRAM设计复杂，占用芯片面积资源大，速度不易提升。在论文《SoC中嵌入式SRAM的BIST测试方法研究》(张力，电子与封装，2007年11月，27页～30页)中介绍了SRAM的典型故障类型和几种常用的测试方法，同时详细分析了嵌入式SRAMSRAM内建自测试的实现原理以及几种改进的March算法，另外，以16k×32bit SRAM为例，给出了SRAM内建自测试的一种典型实现，并在Altera-EPls25上实现。该论文描述了一种典型的SRAM内建自测试方法，但是该方法因为算法限制和结构限制，测试覆盖率相对低，且测试方式不适用于多个SRAM的设计。

发明内容

本发明的目的是提供一种基于扫描测试的多个SRAM的内建自测试方法，针对多个SRAM进行内建自测试，可提高芯片电路内部多个SRAM的测试覆盖率和测试时间，减小芯片面积资源的占用比例。

为达到上述目的，本发明采用如下技术方案：

一种基于扫描测试的多个SRAM的内建自测试方法，在内部自带有多个SRAM核的片上系统测试，该片上系统包括输入引脚、输出引脚，通过测试向量生成模块、控制模块和输入编译码模块顺序连接后再连接到片上系统的输入引脚上；片上系统的输出引脚和输出编译码模块及结果输出模块顺序连接；结果输出模块和示波器相连接，该方法具体步骤如下：

(1)针对多个SRAM资源，创建两种模式，即扫描模式和内建自测试模式；创建模式信号test_mode：在test_mode信号为“01”时，系统进入扫描模式；test_mode信号为“10”时，系统进入内建自测试模式；

(2)多个SRAM在扫描模式下，将SRAM逻辑中的所有普通触发器替换成扫描触发器；

(3)依照优化的次序和长度要求将扫描触发器连接起来，组成扫描链，将扫描链根据自适应扫描链压缩算法压缩扫描链长度和扫描链个数，以减少对芯片面积的占用，节省扫描测试时间，节约测试成本；

(4)利用硬件设计语言设计SRAM内建自测试模块，其包含有编译码单元、控制单元、测试向量生成模块和结果输出模块；其中，译码单元是针对多个SRAM，在输入地址、数据信号时进行编码、译码，以节省芯片资源；控制单元用以内建自测试模块状态机控制；测试算法模块主要是利用一系列的算法来生成测试向量；结果分析单元功能为保存错误单元信息到相应的内建自测试状态寄存器，通过外部读入方式读取错误信息；测试向量生成模块与控制模块通过控制信号进行连接，控制模块将控制信号送到输入编译码模块中，并参与输入编译码模块的编译码工作，输入编译码模块将经过编译码的测试数据信号和地址信号通过总线发送到一系列的待测SRAM4中，从待测SRAM4中读出的信号将利用地址、数据总线发送至输出编译码模块，经过编译码后将地址、数据发送到结果输出模块，并进行比较记录，各模块控制信号相互独立；

(5)芯片设计完毕、流片封装后，进入芯片测试阶段，加载test_mode信号为“01”，进入扫描模式；利用芯片自动测试设备输出设计阶段生成的测试向量，观察芯片输出，观察结果是否正确，如果有错误，根据结果判断错误所在；

(6)加载test_mode信号为“10”，进入内建自测试模式，观察测试输出信号，判断是否存在错误，若有，可以利用总线，将内建自测试状态寄存器的内容读出，找到错误所在。

上面所述流片是在生产流程中尚未完成的芯片。

上面所述芯片自动测试设备的型号为JC-3162。

本发明主要是对原有的带有多个SRAM的芯片测试方法进行了改进，增加扫描测试结构，并且优化了内建自测试的控制结构。主要应用平台为带有多个SRAM核的片上系统或者芯片上，可实现对芯片内部的多个SRAM，提高了芯片SRAM的测试覆盖率，节约了芯片面积和时间，从而提高了整个芯片的测试覆盖率，节省了芯片面积。本发明详细设计步骤为：

(一)为了实现芯片在不同测试模式下的切换，创建使能信号test_mode。

(二)对芯片多个SRAM进行扫描测试设计及测试过程如下：在扫描模式下，test_mode为“01”。当扫描开始时，内建自测试功能不工作。芯片设计过程中的主要操作步骤是：

1，芯片设计中需将SRAM所用逻辑中所有的普通触发器由扫描触发器代替。其中内建自测试的逻辑控制单元中的所有触发器也均由扫描触发器替代，并对于三态总线特殊单元创建BYPASS电路，从而提高测试覆盖率。

2，对于占用芯片面积资源较多的多个SRAM，可采用压缩扫描链操作，通过在SRAM测试引脚与数量众多的扫描链之间插入压缩和解压缩模块来实现节省扫描测时间和扫描测试向量的目的。其中，在扫描测试向量输入端，需加入解压缩逻辑，实现少数的扫描信号移入，可以传输到多个扫描链上；在扫描测试向量的输出端，需加入压缩逻辑，压缩多个扫描链输出的测试结果，从而实现在尽量不降低扫描测试覆盖率的前提下，节省扫描测试成本。

3，在芯片整体设计完成后在扫描模式下，可以检测到的故障模型如固定型故障、开路故障。5为测试向量，6为测试结果，

4，使用芯片自动测试设备(型号JC-3162)对芯片进行测试。将发送的测试向量作为芯片测试引脚的激励信号，观察反馈测试结果，并进行比较，分析错误原因。

(三)内建自测试模式下，test_mode为“10”。当内建自测试开始时，扫描功能不工作。如图1所示，内建自测试功能实现需要测试向量生成模块1、控制模块2、输入编译码模块3、输出编译码模块5、结果输出模块6协作完成。测试向量生成模块1与控制模块2通过控制信号进行连接，控制模块2将控制信号送到输入编译码模块3中，并参与输入编译码模块3的编译码工作，输入编译码模块3将经过编译码的测试数据信号和地址信号通过总线发送到一系列的待测SRAM4中，从待测SRAM4中读出的信号将利用地址、数据总线发送至输出编译码模块5，经过编译码后将地址、数据发送到结果输出模块6，并进行比较记录。各模块控制信号相互独立。

本发明测试向量生成模块主要是根据系统设计需要，选取测试向量的生成算法，如目前SRAM测试的March，Mscan算法。测试向量生成后，通过地址总线和数据总线，在同步时钟的作用下，输入到控制模块。

本发明控制模块主要用来设计内建自测试模式下状态机控制逻辑，地址生成器逻辑和SRAM控制逻辑。其中，内建自测试模式下的状态机控制逻辑，主要包括根据步骤7中算法的设计要求设有空闲模式(BIST_IDLE)，写数据(BIST_W)，读数据(BIST_R)，测试结束模式(BIST_OVER)。具体设计可根据测试向量算法的不同而有所调整。

本发明输入编译码模块主要针对多SRAM压缩的内建自测试而设计。其功能是，对多个不同深度和宽度的SRAM进行输入译码，通过对地址总线和SRAM片选端的控制，实现对不同SRAM的测试。步骤11，输出编译码模块主要针对多SRAM压缩的内建自测试而设计。其功能是，对不同深度和宽度的SRAM的输出数据进行编译码，通过对地址总线和SRAM片选端的读取，实现对不同SRAM测试结果的监测。在少量的SRAM测试中，步骤9和11可以不用。

本发明结果输出模块是用来检测SRAM的数据输出结果-测试结束信号(BIST_DONE)和测试错误信号(BIST_ERROR)，检查是否有地址译码错误，数据读取错误，通过修改内建自测试状态寄存器(BIST_REG)来记录错误的SRAM，并输出。

本发明测试方法实现对多个SRAM的内建自测试。这种设计方法，节省了多个SRAM测试的控制单元面积，提高了测试速度，节约了测试时间，并为整个芯片降低了测试成本，提高了测试覆盖率。该方法可以应用在带有多个SRAM核的片上系统或者芯片上，实现对芯片内部的多个SRAM进行快速、高效、高覆盖率的测试。本发明是在基于扫描的基础上，对多个SRAM进行内建自测试的方法，无需添加过多逻辑电路，结合扫描测试和内建自测试方法的优点，尽可能大限度的优化系统资源，提高测试覆盖率，节约测试时间和测试成本，节省芯片面积。

附图说明

图1为本发明内建自测试模式系统结构框图。其中：1为测试向量生成模块，2为控制模块，3为输入编译码模块，4为待测SRAM，5为输出编译码模块，6为结果输出模块。

具体实施方式

下面结合附图和实施例对本发明进行进一步说明，但不限于此。

实施例：

一种基于扫描测试的多个SRAM的内建自测试方法，如图1所示，在内部自带有多个SRAM核的片上系统测试，该片上系统包括输入引脚、输出引脚，通过测试向量生成模块1、控制模块2和输入编译码模块3顺序连接后再连接到片上系统的输入引脚上；片上系统的输出引脚和输出编译码模块5及结果输出模块6顺序连接；结果输出模块6和示波器相连接，该方法具体步骤如下：

(1)针对多个SRAM资源，创建两种模式，即扫描模式和内建自测试模式；创建模式信号test_mode：在test_mode信号为“01”时，系统进入扫描模式；test_mode信号为“10”时，系统进入内建自测试模式；

(2)多个SRAM在扫描模式下，将SRAM逻辑中的所有普通触发器替换成扫描触发器；

(3)依照优化的次序和长度要求将扫描触发器连接起来，组成扫描链，将扫描链根据自适应扫描链压缩算法压缩扫描链长度和扫描链个数，以减少对芯片面积的占用，节省扫描测试时间，节约测试成本；

(4)利用硬件设计语言设计SRAM内建自测试模块，其包含有编译码单元、控制单元、测试向量生成模块和结果输出模块；其中，译码单元是针对多个SRAM，在输入地址、数据信号时进行编码、译码，以节省芯片资源；控制单元用以内建自测试模块状态机控制；测试算法模块主要是利用一系列的算法来生成测试向量；结果分析单元功能为保存错误单元信息到相应的内建自测试状态寄存器，通过外部读入方式读取错误信息；测试向量生成模块与控制模块通过控制信号进行连接，控制模块将控制信号送到输入编译码模块中，并参与输入编译码模块的编译码工作，输入编译码模块将经过编译码的测试数据信号和地址信号通过总线发送到一系列的待测SRAM4中，从待测SRAM4中读出的信号将利用地址、数据总线发送至输出编译码模块，经过编译码后将地址、数据发送到结果输出模块，并进行比较记录，各模块控制信号相互独立；

(5)芯片设计完毕、流片封装后，进入芯片测试阶段，加载test_mode信号为“01”，进入扫描模式；利用芯片自动测试设备输出设计阶段生成的测试向量，观察芯片输出，观察结果是否正确，如果有错误，根据结果判断错误所在；

(6)加载test_mode信号为“10”，进入内建自测试模式，观察测试输出信号，判断是否存在错误，若有，可以利用总线，将内建自测试状态寄存器的内容读出，找到错误所在。

Claims (1)

1.一种基于扫描测试的多个SRAM的内建自测试方法，在内部自带有多个SRAM核的片上系统测试，该片上系统包括输入引脚、输出引脚，通过测试向量生成模块、控制模块和输入编译码模块顺序连接后再连接到片上系统的输入引脚上；片上系统的输出引脚和输出编译码模块及结果输出模块顺序连接；结果输出模块和示波器相连接，该方法具体步骤如下：

(1)针对多个SRAM资源，创建两种模式，即扫描模式和内建自测试模式；创建模式信号test_mode：在test_mode信号为“01”时，系统进入扫描模式；test_mode信号为“10”时，系统进入内建自测试模式；

(2)多个SRAM在扫描模式下，将SRAM逻辑中的所有普通触发器替换成扫描触发器；

(3)依照优化的次序和长度要求将扫描触发器连接起来，组成扫描链，将扫描链根据自适应扫描链压缩算法压缩扫描链长度和扫描链个数，以减少对芯片面积的占用，节省扫描测试时间，节约测试成本；

(4)利用硬件设计语言设计SRAM内建自测试模块，其包含有编译码单元、控制单元、测试向量生成模块和结果输出模块；其中，译码单元是针对多个SRAM，在输入地址、数据信号时进行编码、译码，以节省芯片资源；控制单元用以内建自测试模块状态机控制；测试算法模块主要是利用一系列的算法来生成测试向量；结果分析单元功能为保存错误单元信息到相应的内建自测试状态寄存器，通过外部读入方式读取错误信息；测试向量生成模块与控制模块通过控制信号进行连接，控制模块将控制信号送到输入编译码模块中，并参与输入编译码模块的编译码工作，输入编译码模块将经过编译码的测试数据信号和地址信号通过总线发送到一系列的待测SRAM4中，从待测SRAM4中读出的信号将利用地址、数据总线发送至输出编译码模块，经过编译码后将地址、数据发送到结果输出模块，并进行比较记录，各模块控制信号相互独立；

(5)芯片设计完毕、流片封装后，进入芯片测试阶段，加载test_mode信号为“01”，进入扫描模式；利用芯片自动测试设备输出设计阶段生成的测试向量，观察芯片输出，观察结果是否正确，如果有错误，根据结果判断错误所在；

(6)加载test_mode信号为“10”，进入内建自测试模式，观察测试输出信号，判断是否存在错误，若有，可以利用总线，将内建自测试状态寄存器的内容读出，找到错误所在。