CN111308329B - 用于众核计算芯片可测性设计的电路、装置及方法 - Google Patents

Abstract

本发明公开了一种用于众核计算芯片可测性设计的电路、装置及方法，所述众核计算芯片存在预设的分类标记，且包括多个计算核心，各计算核心分配有各自不同的核心ID；测试时，控制各计算核心测试过程的进行，包括测试数据的选择和测试过程控制；并将测试数据的发送给计算核心，根据测试数据对各计算核心进行测试，并根据测试结果，记录失效计算核心数目及对应的核心ID；最后根据测试结果修改众核计算芯片的分类标记并进行修复；其效果是：通过对每个计算核心的计算结果进行检测来判断计算核心的功能正确性，避免了使用扫描链技术需要用到的扫描触发器，从而节省了芯片面积成本；另外，测试过程由硬件自动完成，保证了测试的时效性。

Description

用于众核计算芯片可测性设计的电路、装置及方法

技术领域

本发明涉及芯片测试技术领域，具体涉及一种用于众核计算芯片可测性设计的电路、装置及方法。

背景技术

随着区块链、AI等热门领域的兴起，其庞大的计算量需求带动了多核众核计算芯片的研究浪潮如GPU、AI芯片、数字加密货币挖矿芯片等等。这类芯片有个共同的特点，都是通过堆叠很多相同的计算核心(core)来实现单芯片高算力的目的。

芯片制造过程通常都不会是理想的，由于各种因素会引入一些制造缺陷或者偏差，在芯片设计阶段需要提供一定的测试手段即可测性设计，以便在芯片生产出来以后能够进行测试和筛选。随着集成电路工艺的演进，单芯片可集成的计算核心数量不断增加，使得测试情况变得较为复杂。除了制造缺陷引起的功能失效可能外，设计以及工艺制造偏差还会导致单芯片不同计算核心之间的性能差异，以及不同芯片之间的性能差异。此外，随着算力需求的增长，通常需要在板卡上集成多颗芯片才能满足应用要求。只有集成在单板上的芯片性能接近，才能够最大限度的发挥所有芯片的性能从而提高整体能效。因此，除了功能测试还需要对众核计算芯片进行实速测试(芯片实际所能运行的最高频率)，以便根据性能差异对芯片进行筛查和分类。

目前常用的可测性设计方法有扫描链(Scan Chain)测试、软件测试等，但扫描链(Scan Chain)技术，其优点是测试速度快覆盖全但需要引入额外的电路面积以及功耗开销，同时测试时面临电流限制和发热等问题尤其在高性能众核计算芯片上更为突出；软件测试是一种低成本方法，但其缺点显著即测试速度慢时效性差。

虽然现有技术中出现了，通过内置自测试(BIST，Build-In-Self-Test)电路的方式，但其仍存在未涉及相应的实速测试，以及芯片性能自动分类等方面，目前尚无此方面的相关专利著作。

发明内容

本发明的目的是提供一种用于众核计算芯片可测性设计的电路、装置及方法，在降低芯片面积成本的同时兼顾了测试时效性和有效性，并根据测试结果对芯片进行自动分类。

第一方面：本发明实施例提供了一种用于众核计算芯片可测性设计的电路，包括内置自测试电路、多个计算核心和至少一个计算核心数据输入通路选择器；

所述内置自测试电路用于各计算核心测试数据的选择、测试过程控制和对外发送，其中，所述测试数据预先存储在众核计算芯片中或来源于外部输入，包括测试用例集；

所述计算核心数据输入通路选择器用于接收当前所发送的所述测试数据；

所述各计算核心根据所述测试数据进行测试以得到测试结果，其中，众核计算芯片存在预设的分类标记，且包括多个计算核心，各计算核心分配有各自不同的核心ID；

所述内置自测试电路还用于根据所述测试结果修改所述众核计算芯片的分类标记以及功能失效计算核心所对应的核心ID。

作为本发明的一个优选的技术方案，所述内置自测试电路包括状态控制单元，数据发送单元，结果检测单元以及标记修复单元；

所述状态控制单元分别与所述数据发送单元、结果检测单元相连和标记修复单元相连；所述数据发送单元的输出端与所述计算核心数据输入通路选择器的一个输入端相连，所述计算核心数据输入通路选择器的选择端与指示芯片工作模式的信号端相连，所述计算核心数据输入通路选择器的输出端与首个计算核心的输入端相连，所述首个计算核心的输出端与所述结果检测单元的输入端相连，所述结果检测单元的输出端与所述标记修复单元的输入端连接，所述标记修复单元的输出端与所有计算核心的输入ID旁路选择信号端相连。

作为本发明的一个优选的技术方案，计算核心的输入数据和输出数据通过各计算核心之间的数据通路逐级传递，输入数据按照计算核心的ID从小到大的顺序传递，输出数据按照计算核心的ID从大到小的顺序传递。

第二方面：本发明实施例提供了一种用于众核计算芯片可测性设计的装置，所述众核计算芯片存在预设的分类标记，且包括多个计算核心，各计算核心分配有各自不同的ID，包括：

选择控制模块，用于控制各计算核心测试过程的进行，包括测试数据的选择和测试过程控制；

发送模块，用于所述测试数据的发送；

处理模块，用于根据所述测试数据计算对各计算核心进行测试，并根据测试结果，记录失效计算核心数目及对应的核心ID。

标记模块，用于根据所述测试结果修改所述众核计算芯片的分类标记并进行修复。

作为本发明的一个优选的技术方案，所述测试数据的选择和测试过程控制，具体包括：

所述选择包括测试计算核心的选择，测试用例选择和测试频率选择；

所述测试过程控制包括实现各计算核心的循环、测试用例循环和测试频率循环的控制。

第三方面：本发明实施例提供了一种众核计算芯片可测性设计的方法，应用于第一方面所述的用于众核计算芯片可测性设计的电路，所述方法包括：

S101，配置时钟频率为初始测试频率，其中，所述时钟频率来源于PLL或者外部的时钟生成器；

S102，内置自测试电路从测试用例集中选择测试用例数据并发送到当前测试的计算核心；

S103，当前测试计算核心进行计算测试以得到计算结果，若计算结果为错误，则执行步骤S104；若计算结果为正确，则执行步骤S105；

S104，由内置自测试电路记录当前测试计算核心的ID，且总的功能失效计算核心数目加一，并跳转到步骤S106；

S105，由内置自测试电路从测试用例集中选择下一个测试用例以进行测试，若测试用例已测完则执行步骤S106，否则选择下一个测试用例执行步骤S102；

S106，内置自测试电路将当前测试计算核心的ID加一以进行下一个计算核心的测试，若所有计算核心已测完，则执行步骤S107，否则从测试用例集中选择选择第一个测试用例并执行步骤S102；

S107，由内置自测试电路比较在当前测试频率下，功能失效计算核心所占比例与预期设定阈值的关系，若大于设定阈值则执行步骤S108，反之则执行步骤S109；

S108，由内置自测试电路根据设定step降低当前的所述测试频率，并执行步骤S102；

S109，由内置自测试电路记录当前的所述测试频率，并根据预先设定的频率划分档位对该众核计算芯片进行标记，并根据功能失效的计算核心的ID将对应计算核心的输入ID旁路选择信号端置一，使输入的ID信号在对应的功能失效的计算核心内部不经任何处理直接输出，使得最终所有正常的计算核心的ID依然是连续的。

作为本发明的一个优选的技术方案，所述方法还包括：在进行计算测试时，还包括延时输出的处理步骤，以保证计算核心完成计算测试。

作为本发明的一个优选的技术方案，任意一个测试用例的计算结果错误都表示该计算核心功能失效。

作为本发明的一个优选的技术方案，最终测试结果的存储及修复动作通过非易失存储器完成或者输出到片外记录保存，使用时，通过软件写寄存器的方式配置。

作为本发明的一个优选的技术方案，所述设定阈值，频率划分档位是采用固化在芯片内部，或者从芯片外部输入的方式。

采用上述技术方案，具有以下优点：本发明提出的一种用于众核计算芯片可测性设计的电路、装置及方法，利用芯片内置自测试电路，使用测试用例对每个计算核心进行实速测试，并对每个计算核心的计算结果进行检测来判断计算核心的功能正确性，避免了使用扫描链技术需要用到的扫描触发器，从而极大程度上节省了芯片面积成本；另外，由于测试过程由硬件自动完成，保证了测试的时效性；此外，本发明提供的技术方案还能够对众核计算芯片进行自动分类和修复，有利于在单板集成多颗芯片时，选择性能接近的芯片从而充分发挥每颗芯片的性能从而提高整体能效。

附图说明

图1为本发明实施例提供的一种用于众核计算芯片可测性设计的电路的结构图；

图2为本发明实施例提供的一种用于众核计算芯片可测性设计的装置的原理框图；

图3为本发明实施例提供的一种众核计算芯片可测性设计方法的流程图。

具体实施方式

为了使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述，以下实施例用于说明本发明，但不用来限制本发明的范围。

参照图1所示，本发明实施例提供了一种用于众核计算芯片可测性设计的电路，包括内置自测试电路400、多个计算核心和至少一个计算核心数据输入通路选择器405；

所述内置自测试电路用于各计算核心测试数据的选择、测试过程控制和对外发送，其中，所述测试数据预先存储在众核计算芯片中或来源于外部输入，包括测试用例集，测试用例集中包括的测试用例数目可以是一个或者多个，其中的测试用例集可采用特殊测试用例集，且满足下列约束条件：

特殊测试用例集包括一个或者多个符合条件的测试用例的集合，约束条件包括但不局限于，对于每一个测试用例，所测试电路中输出翻转的电路节点数目占所有节点数目的比例不低于95％，所述电路节点可以是数字标准单元，例如逻辑门等；

所述计算核心数据输入通路选择器用于接收当前所发送的所述测试数据；

所述各计算核心根据所述测试数据进行测试以得到测试结果，其中，众核计算芯片存在预设的分类标记，且包括多个计算核心，各计算核心分配有各自不同的核心ID；

所述内置自测试电路还用于根据所述测试结果修改所述众核计算芯片的分类标记以及功能失效计算核心所对应的核心ID。

具体地，多个计算核心分别由图中的406/407/40N组成，其中内置自测试电路400包括状态控制单元401，数据发送单元402，结果检测单元404和标记及修复单元403；

所述状态控制单元分别与所述数据发送单元、结果检测单元相连和标记修复单元相连；所述数据发送单元的输出端与所述计算核心数据输入通路选择器的一个输入端相连，所述计算核心数据输入通路选择器的选择端与指示芯片工作模式的信号端相连，所述计算核心数据输入通路选择器的输出端与首个计算核心的输入端相连，所述首个计算核心的输出端与所述结果检测单元的输入端相连，所述结果检测单元的输出端与所述标记修复单元的输入端连接，所述标记修复单元的输出端与所有计算核心的输入ID旁路选择信号端相连；

其中，还包括计算核心数据输入通路选择器的另一个输入端与正常工作模式下的数据发送模块输出端相连；芯片在正常工作模式时，其数据来源则为外部输入的随机数据。

状态控制单元401负责目标测试核心的选择，测试用例选择和测试频率选择，实现计算核心循环、测试用例循环和测试频率循环的控制；

所述状态控制单元在检测到芯片工作模式信号有效，启动状态机，控制所述数据发送单元发送测试数据，然后接收数据发送单元数据发送完毕信号，数据发送完成后控制结果检测单元开始检测计算核心计算结果返回，此过程为一个计算核心的测试过程，重复多次直到所有计算核心测试完成；指示芯片工作模式的信号端中的信号决定芯片的工作模式，包括正常工作模块和测试模式，其来源可以是寄存器配置，或者来自芯片引脚；

数据发送单元402根据状态控制单元401的状态，将当前所选测试用例发送至计算核心输入数据通路选择器405；结果检测单元404根据状态控制单元401的状态，在结果等待状态期间接收和检测计算核心输出结果，并反馈检测结果至状态控制单元401；标记及修复单元403根据最终测试结果修改芯片分类标记以及功能失效核心所对应的ID旁边选择控制信号；

简单的以计算核心单元407功能失效为例，在其对应的ID旁路选择控制信号端的信号被置1后，则计算核心单元407的输出ID信号直连输入ID信号，若计算核心单元406的ID为0，则计算核心单元408的ID为1，后续计算核心单元的ID依次递增。

应用时，所述计算核心数目为多个时，计算核心的ID通过加法链路进行自动分配，每个计算核心内部将输入ID信号加1后作为输出或者直接输出，通过另一输入ID旁路选择控制信号进行控制；将计算核心通过ID信号串连起来，第一个计算核心的输入端接0，计算核心的输入数据和输出数据通过各计算核心之间的数据通路逐级传递，输入数据按照计算核心的ID从小到大的顺序传递，输出数据按照计算核心的ID从大到小的顺序传递；需要说明的是，文中所出现的ID与核心ID均表示同一含义。

上述方案，通过内置自测试电路BIST(Build-In-Self-Test)采用特殊测试用例集对每个计算核心进行实速测试，基于测试用例计算结果的唯一性判断计算核心是否失效，任意一个测试用例的计算结果错误都表示计算核心功能失效，简化了计算结果比较或者判断操作；

测试过程包含两个循环，内循环为测试用例集循环，外循环为工作频率扫描循环，即前文所述的利用状态控制单元对测试频率循环的控制；频率扫描从高到低进行，起始频率为预期设计频率，以功能失效计算核心所占比例小于设定阈值为依据，确定芯片最佳工作频点，结束测试并自动对进行标记分类和修复。

参照图2，在本实施例中，一种用于众核计算芯片可测性设计的装置，所述众核计算芯片存在预设的分类标记，且包括多个计算核心，各计算核心分配有各自不同的核心ID，包括：

选择控制模块，用于控制各计算核心测试过程的进行，包括测试数据的选择和测试过程控制；

发送模块，用于所述测试数据的发送；

处理模块，用于根据所述测试数据对各计算核心进行测试，并根据测试结果，记录失效计算核心数目及对应的计算核心ID。

标记模块，用于根据所述测试结果修改所述众核计算芯片的分类标记并进行修复。

具体地，上述各模块是基于前述所述的用于众核计算芯片可测性设计的电路，其具体的实现过程、步骤，参照前文所述，在此不做赘述。

如图3所示，本发明实施例还提供了一种众核计算芯片可测性设计的方法，应用于所述的一种用于众核计算芯片可测性设计的电路，所述方法包括：

S101,配置时钟频率为初始的测试频率，其中，所述时钟频率来源于PLL或者外部的时钟生成器。

S102,内置自测试电路从测试用例集中选择测试用例数据并发送到当前测试的计算核心。

S103,当前测试计算核心进行计算测试以得到计算结果，若计算结果为错误，则执行步骤S104；若计算结果为正确，则执行步骤S105。

S104,由内置自测试电路记录当前测试计算核心的ID，且总的功能失效计算核心数目加一，并跳转到步骤S106。

S105,由内置自测试电路从测试用例集中选择下一个测试用例以进行测试，若测试用例已测完则执行步骤S106，否则选择下一个测试用例执行步骤S102。

S106,内置自测试电路将当前测试计算核心的ID加一以进行下一个计算核心的测试，若所有计算核心已测完，则执行步骤S107，否则从测试用例集中选择选择第一个测试用例并执行步骤S102。

S107,由内置自测试电路比较在当前测试频率下，功能失效计算核心所占比例与预期设定阈值的关系，若大于设定阈值则执行步骤S108，反之则执行步骤S109。

S108,由内置自测试电路根据设定step降低当前的所述测试频率，并执行步骤S102；其中，Step指的是测试频率间隔，比如初始频率是500MHz，step设定为100MHz，则下个频率点就是400MHz，300MHz类推。

S109，由内置自测试电路记录当前的所述测试频率，并根据预先设定的频率划分档位对该众核计算芯片进行标记，并根据功能失效的计算核心的ID将对应计算核心的输入ID旁路选择信号端置一，使输入的ID信号在对应的功能失效的计算核心内部不经任何处理直接输出，使得最终所有正常的计算核心的ID依然是连续的。

具体地，上述各步骤中，测试用例集采用特殊测试用例集，且满足下列约束条件：

特殊测试用例集包括一个或者多个符合条件的测试用例的集合，约束条件包括但不局限于，对于每一个测试用例，所测试电路中输出翻转的电路节点数目占所有节点数目的比例不低于95％，所述电路节点可以是数字标准单元，例如逻辑门等；

利用特殊测试用例对每个计算核心进行实速测试，并对每个计算核心的计算结果进行检测来判断计算核心的功能正确性，避免了使用扫描链技术需要用到的扫描触发器，从而极大程度上节省了芯片面积成本；另外，由于选取的是特殊的测试用例集，使得存在制造缺陷还能经过一系列的计算得出正确结果的概率降至百万分之一的量级，保证了此测试方案的有效性和准确性；

内置自测试电路400包括状态控制单元401，数据发送单元402，结果检测单元404和标记及修复单元403；

其中，状态控制单元401负责目标测试核心的选择，测试用例选择和测试频率选择，实现计算核心循环、测试用例循环和测试频率循环的控制；

所述状态控制单元在检测到芯片工作模式信号有效，启动状态机，控制所述数据发送单元发送测试数据，然后接收数据发送单元数据发送完毕信号，数据发送完成后控制结果检测单元开始检测计算核心计算结果返回，此过程为一个计算核心的测试过程，重复多次直到所有计算核心测试完成；指示芯片工作模式的信号端中的信号决定芯片的工作模式，包括正常工作模块和测试模式，其来源可以是寄存器配置，或者来自芯片引脚；

数据发送单元402根据状态控制单元401的状态，将当前所选测试用例发送至计算核心输入数据通路选择器405；结果检测单元404根据状态控制单元401的状态，在结果等待状态期间接收和检测计算核心输出结果，并反馈检测结果至状态控制单元401；标记及修复单元403根据最终测试结果修改芯片分类标记以及功能失效核心所对应的ID旁边选择控制信号；

例如以计算核心单元407功能失效为例，在其对应的ID旁路选择控制信号端的信号被置1后，则计算核心单元407的输出ID信号直连输入ID信号，若计算核心单元406的ID为0，则计算核心单元408的ID为1，后续计算核心单元的ID依次递增。

进一步地，所述方法还包括：在进行计算测试时，还包括延时输出的处理步骤，以保证计算核心完成计算测试，从而测试的准确性。

作为本发明的一个优选的技术方案，任意一个测试用例的计算结果错误都表示该计算核心功能失效；所述计算结果错误包括返回结果错误和没有返回数据两种情况；

并且，最终测试结果的存储及修复动作可以通过非易失存储器完成，例如efuse；或者输出到片外记录保存，使用时通过软件写寄存器的方式配置；这两种方式只是举例，不是对其进行限制；

同时，各方案中所涉及的设定阈值，频率划分档位是采用固化在芯片内部，或者从芯片外部输入的方式；相应的，特殊用例集和预期计算结果可以是固化于芯片内部，也可以从外部输入，扫频step和判断阈值可以是固化在芯片内部，也可以从芯片外部输入等，在此不做赘述。

由于上述方法是对应于用于众核计算芯片可测性设计的电路，因此，其相关内容的记载可参照前文的描述，在此不做赘述。

通过上述方法，不使用现有的扫描链技术，设计中无需使用扫描触发器(SDFF)来代替普通的触发器(DFF)，从而优化了因测试而引入的芯片面积成本和功耗；

通过内置自测试电路BIST(Build-In-Self-Test)采用特殊测试用例集对每个计算核心进行实速测试，基于测试用例计算结果的唯一性判断计算核心是否失效，任意一个测试用例的计算结果错误都表示计算核心功能失效；

测试过程包含两个循环，内循环为测试用例集循环，外循环为工作频率扫描循环，频率扫描从高到低进行，起始频率为预期设计频率，以功能失效计算核心所占比例小于设定阈值为依据，确定芯片最佳工作频点，结束测试并自动对进行标记分类和修复；

通过基于预期的唯一的计算结果判断计算核心是否失效，简化了计算结果比较或者判断操作；采用实速测试方式，初始测试频率为设计预期工作频率，如果功能失效核心所占比例大于设定阈值，则按照设定的step降低频率重新测试，直到功能失效核心比例小于设定阈值为止；最后根据芯片最佳工作频点的测试结果对芯片进行修复，具体为，对功能失效的计算核心的ID传递通路进行旁路处理，使得最终所有正常的计算核心的ID依然是连续的，使用时无需额外处理。

最后需要说明的是，以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离本申请构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (7)

1.一种用于众核计算芯片可测性设计的电路，其特征在于，包括内置自测试电路、多个计算核心和至少一个计算核心数据输入通路选择器；

所述内置自测试电路用于各计算核心测试数据的选择、测试过程控制和对外发送，其中，所述测试数据预先存储在众核计算芯片中或来源于外部输入，包括测试用例集；

所述计算核心数据输入通路选择器用于接收当前所发送的所述测试数据；

所述各计算核心根据所述测试数据进行测试以得到测试结果，其中，众核计算芯片存在预设的分类标记，且包括多个计算核心，各计算核心分配有各自不同的核心ID；

所述内置自测试电路还用于根据所述测试结果修改所述众核计算芯片的分类标记以及功能失效计算核心所对应的核心ID；

所述内置自测试电路包括状态控制单元，数据发送单元，结果检测单元以及标记修复单元；

所述状态控制单元分别与所述数据发送单元、结果检测单元和标记修复单元相连；所述数据发送单元的输出端与所述计算核心数据输入通路选择器的一个输入端相连，所述计算核心数据输入通路选择器的选择端与指示芯片工作模式的信号端相连，所述计算核心数据输入通路选择器的输出端与首个计算核心的输入端相连，所述首个计算核心的输出端与所述结果检测单元的输入端相连，所述结果检测单元的输出端与所述标记修复单元的输入端连接，所述标记修复单元的输出端与所有计算核心的输入ID旁路选择信号端相连。

2.根据权利要求1所述的用于众核计算芯片可测性设计的电路，其特征在于，计算核心的输入数据和输出数据通过各计算核心之间的数据通路逐级传递，输入数据按照计算核心的ID从小到大的顺序传递，输出数据按照计算核心的ID从大到小的顺序传递。

3.一种众核计算芯片可测性设计的方法，其特征在于，应用于权利要求1所述的用于众核计算芯片可测性设计的电路，所述方法包括：

S101，配置时钟频率为初始的测试频率，其中，所述时钟频率来源于PLL或者外部的时钟生成器；

S102，内置自测试电路从测试用例集中选择测试用例数据并发送到当前测试的计算核心；

S103，当前测试计算核心进行计算测试以得到计算结果，若计算结果为错误，则执行步骤S104；若计算结果为正确，则执行步骤S105；

S104，由内置自测试电路记录当前测试计算核心的ID，且总的功能失效计算核心数目加一，并跳转到步骤S106；

S105，由内置自测试电路从测试用例集中选择下一个测试用例以进行测试，若测试用例已测完则执行步骤S106，否则选择下一个测试用例执行步骤S102；

S106，内置自测试电路将当前测试计算核心的ID加一以进行下一个计算核心的测试，若所有计算核心已测完，则执行步骤S107，否则从测试用例集中选择选择第一个测试用例并执行步骤S102；

S107，由内置自测试电路比较在当前测试频率下，功能失效计算核心所占比例与预期设定阈值的关系，若大于设定阈值则执行步骤S108，反之则执行步骤S109；

S108，由内置自测试电路根据设定step降低当前的所述测试频率，并执行步骤S102；

S109，由内置自测试电路记录当前的所述测试频率，并根据预先设定的频率划分档位对该众核计算芯片进行标记，并根据功能失效的计算核心的ID将对应计算核心的输入ID旁路选择信号端置一，使输入的ID信号在对应的功能失效的计算核心内部不经任何处理直接输出，使得最终所有正常的计算核心的ID依然是连续的。

4.根据权利要求3所述的一种众核计算芯片可测性设计的方法，其特征在于，所述方法还包括：在进行计算测试时，还包括延时输出的处理步骤，以保证计算核心完成计算测试。

5.根据权利要求3所述的一种众核计算芯片可测性设计的方法，其特征在于，任意一个测试用例的计算结果错误都表示该计算核心功能失效。

6.根据权利要求3所述的一种众核计算芯片可测性设计的方法，其特征在于，最终测试结果的存储及修复动作通过非易失存储器完成或者输出到片外记录保存，使用时，通过软件写寄存器的方式配置。

7.根据权利要求3所述的一种众核计算芯片可测性设计的方法，其特征在于，所述设定阈值，频率划分档位是采用固化在芯片内部，或者从芯片外部输入的方式。

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