CN113391970B - 一种面向异构众核处理器的芯片测试方法及装置 - Google Patents
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Abstract
本发明公开了一种面向异构众核处理器的芯片测试方法及装置，该方法包括识别待测异构众核处理器中的各控制核心和各运算核组；在各控制核心中装载相同的控制核心测试向量，并在各运算核心中装载相同的运算核心测试向量；获取待测异构众核处理器的设计频率，在测试环境中分别对所述控制核心测试向量与运算核心测试向量进行并行测试；基于两两比较运算核心测试向量的第一运算结果得到运算核心测试向量的第一测试结果，并基于控制核心测试向量的第二运算结果得到控制核心测试向量的第二测试结果后，合并第一测试结果与第二测试结果，得到最终测试结果。本发明实现了有效减少单片测试，降低测试成本，简化了异构众核处理器芯片的分类标准。
Description
技术领域
本申请涉及集成电路测试技术领域，具体而言，涉及一种面向异构众核处理器的芯片测试方法及装置。
背景技术
随着半导体工艺的快速发展，单个芯片上集成大量核心的众核处理器以其超强算力逐渐走向主流。尤其是应用对并行计算的迫切需求，包含多个控制核心与超多运算核心的异构众核处理器已经广泛应用于高性能计算领域。
目前已发布的异构众核处理器集成晶体管数量都在亿级以上，包含核心数一般超过百个，使用的制造工艺往往也是最先进的制程，所以异构众核处理器不论在晶圆测试还是封装测试方面都面临一些挑战。一是测试时间成本方面，在工艺参数测试项目多，功能测试覆盖面全的测试要求下，异构众核处理器芯片的单片测试时间理论上要比普通处理器的测试时间增长数倍。二是芯片的分类标准方面，由于异构众核处理器芯片一般会包含多个控制核心与超多运算核心，在制造良率不高的情况下，或者在考虑产品成本方面，需要对异构众核处理器芯片进行多个bin（二进制文件）的分类测试，每个bin的分类标准制定将是比较复杂的一项工作。
发明内容
为了解决上述问题，本申请实施例提供了一种面向异构众核处理器的芯片测试方法及装置。
第一方面，本申请实施例提供了一种面向异构众核处理器的芯片测试方法，所述方法包括：
识别待测异构众核处理器中的各控制核心和各运算核组，每个所述运算核组包括若干个运算核心；
在各所述控制核心中装载相同的控制核心测试向量，并在各所述运算核心中装载相同的运算核心测试向量；
获取所述待测异构众核处理器的设计频率，基于所述设计频率在测试环境中分别对所述控制核心测试向量与运算核心测试向量进行并行测试；
基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果，并基于所述控制核心测试向量的第二运算结果得到所述控制核心测试向量的第二测试结果后，合并所述第一测试结果与第二测试结果，得到最终测试结果。
优选的，所述控制核心和所述运算核组的数量相同。
优选的，所述在各所述控制核心中装载相同的控制核心测试向量，并在各所述运算核心中装载相同的运算核心测试向量，包括：
基于广播式数据传输方式，通过低频串口向各所述控制核心中装载相同的控制核心测试向量，并在各所述运算核心中装载相同的运算核心测试向量。
优选的，所述获取所述待测异构众核处理器的设计频率，基于所述设计频率在测试环境中分别对所述控制核心测试向量与运算核心测试向量进行并行测试，包括：
获取所述待测异构众核处理器的设计频率，根据预设拉偏幅度对所述设计频率进行拉偏，得到频率拉偏范围；
将所述频率拉偏范围划分为若干段，将各段设置为不同测试频率等级；
根据各所述测试频率等级，在测试环境中分别对所述控制核心测试向量与运算核心测试向量进行并行测试。
优选的，所述基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果，包括：
获取每个所述运算核心的预设坐标号，基于所述预设坐标号确定所述运算核心所处坐标区域；
确定各所述坐标区域对应的运算结果倾向，从运算结果倾向表征为成功和运算结果倾向表征为失败的所述坐标区域中分别选取一运算核心测试向量进行两两比较；
基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果。
优选的，所述合并所述第一测试结果与第二测试结果，得到最终测试结果，包括：
通过比特向量的形式合并所述第一测试结果与第二测试结果，得到最终测试结果；
将所述最终测试结果传输至可读取区域。
优选的，所述方法还包括：
基于所述比特向量确定所述最终测试结果中发生错误结果的向量节点；
获取所述向量节点对应的预设值，基于所述预设值替换所述向量节点的错误结果。
第二方面，本申请实施例提供了一种面向异构众核处理器的芯片测试装置，所述装置包括：
识别模块，用于识别待测异构众核处理器中的各控制核心和各运算核组，每个所述运算核组包括若干个运算核心；
装载模块，用于在各所述控制核心中装载相同的控制核心测试向量，并在各所述运算核心中装载相同的运算核心测试向量；
获取模块，用于获取所述待测异构众核处理器的设计频率，基于所述设计频率在测试环境中分别对所述控制核心测试向量与运算核心测试向量进行并行测试；
比较模块，用于基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果，并基于所述控制核心测试向量的第二运算结果得到所述控制核心测试向量的第二测试结果后，合并所述第一测试结果与第二测试结果，得到最终测试结果。
第三方面，本申请实施例提供了一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如第一方面或第一方面的任意一种可能的实现方式提供的方法的步骤。
第四方面，本申请实施例提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如第一方面或第一方面的任意一种可能的实现方式提供的方法。
本发明的有益效果为：1.根据设计频率进行并行测试，并通过对运算核心测试向量的测试结果两两比较来得到第一测试结果，进而得到最终测试结果，有效减少单片测试，降低测试成本。
2.通过将最终测试结果以比特向量的形式表示，简化了异构众核处理器芯片的分类标准。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例中所需使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种面向异构众核处理器的芯片测试方法的流程示意图；
图2为本申请实施例提供的一种面向异构众核处理器的芯片测试装置的结构示意图；
图3为本申请实施例提供的一种电子设备的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。
在下述介绍中，术语“第一”、“第二”仅为用于描述的目的，而不能理解为指示或暗示相对重要性。下述介绍提供了本申请的多个实施例，不同实施例之间可以替换或者合并组合，因此本申请也可认为包含所记载的相同和/或不同实施例的所有可能组合。因而，如果一个实施例包含特征A、B、C，另一个实施例包含特征B、D，那么本申请也应视为包括含有A、B、C、D的一个或多个所有其他可能的组合的实施例，尽管该实施例可能并未在以下内容中有明确的文字记载。
下面的描述提供了示例，并且不对权利要求书中阐述的范围、适用性或示例进行限制。可以在不脱离本申请内容的范围的情况下，对描述的元素的功能和布置做出改变。各个示例可以适当省略、替代或添加各种过程或组件。例如所描述的方法可以以所描述的顺序不同的顺序来执行，并且可以添加、省略或组合各种步骤。此外，可以将关于一些示例描述的特征组合到其他示例中。
参见图1，图1是本申请实施例提供的一种面向异构众核处理器的芯片测试方法的流程示意图。在本申请实施例中，所述方法包括：
S101、识别待测异构众核处理器中的各控制核心和各运算核组，每个所述运算核组包括若干个运算核心。
所述异构众核处理器在本申请实施例中可以理解为在CPU里集成了CPU与其他运算模块一起同步工作的处理器。
本申请的执行主体可以是控制器。
在本申请实施例中，由于异构众核处理器中集成有很多部件，故首先需要对异构众核处理器进行识别，以此确定异构众核处理器中的各个控制核心以及各个运算核组，其中每个运算核组中将包含有多个运算核心。
在一种可实施方式中，所述控制核心和所述运算核组的数量相同。
在本申请实施例中，控制核心与运算核组的数量一般是相同的。具体的，异构众核处理器中可以包含M个控制核心和M个运算核组，每个运算核组将包含X*Y个运算核心。
S102、在各所述控制核心中装载相同的控制核心测试向量，并在各所述运算核心中装载相同的运算核心测试向量。
在本申请实施例中，对异构众核处理器进行测试，其实就是对异构众核处理器中的各控制核心和各运算核心进行测试。因此将在各个控制核心中装载入相同的控制核心测试向量，以及在运算核心中装载入相同的运算核心测试向量，以此后续测试过程能够根据向量的测试结果来直观的反馈出异构众核处理器各部件的好坏。之所以选择相同的测试向量是因为，对于同一个异构众核处理器中的控制核心/运算核心，若输入的测试向量相同，理想情况下其输出结果也应该相同，故选择相同的测试向量能够便于后续对于测试结果的判断。
在一种可实施方式中，步骤S102包括：
基于广播式数据传输方式，通过低频串口向各所述控制核心中装载相同的控制核心测试向量，并在各所述运算核心中装载相同的运算核心测试向量。
所述广播式数据传输方式在本申请实施例中可以理解为使数据在共用介质中传输，利用一个共同的传输介质把各个站点连接起来的传输方式。
在本申请实施例中，由于各控制核心与各运算核心中装载的测试向量是相同的，故通过广播式数据传输的方式来对各核心进行测试向量的加载，并具体通过低频串口来进行加载，以此实现测试向量的高效装载且不会占用过多的资源。
S103、获取所述待测异构众核处理器的设计频率，基于所述设计频率在测试环境中对所述控制核心测试向量与运算核心测试向量进行并行测试。
所述设计频率在本申请实施例中可以理解为待测异构众核处理器在设计阶段所设计的理论工作频率。
在本申请实施例中，对于异构众核处理器而言，其处于不同的工作频率下对其性能效果是存在影响的，故首先需要获取其设计频率，在设计频率中对其内部各个测试向量进行并行测试。具体而言，确定了设计频率后，将在设置好的测试环境中运行待测异构众核处理器，使其内部的各测试向量开始运算，进而在测试环境中测试其存储器性能和各功能状态。
在一种可实施方式中，步骤S103包括：
获取所述待测异构众核处理器的设计频率，根据预设拉偏幅度对所述设计频率进行拉偏，得到频率拉偏范围；
将所述频率拉偏范围划分为若干段，将各段设置为不同测试频率等级；
根据各所述测试频率等级，在测试环境中分别对所述控制核心测试向量与运算核心测试向量进行并行测试。
在本申请实施例中，在实际使用过程中，异构众核处理器不可能一直处于理想的设计频率之中，为了得到真实的结果，将会根据预设的拉偏幅度，即设计频率上下偏移的频率幅度来对设计频率进行拉偏，以此得到频率拉偏范围。由于得到的频率拉偏范围可能会比较大，为了便于测试，会将其分段后设置为不同的测试频率等级，然后分别在不同的测试频率等级中进行测试，得到多个结果，以此保证测试结果的准确性。
示例性的，假设设计频率为100Hz，预设拉偏幅度为30Hz，则拉偏后得到的频率拉偏范围为70-130Hz。
S104、基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果，并基于所述控制核心测试向量的第二运算结果得到所述控制核心测试向量的第二测试结果后，合并所述第一测试结果与第二测试结果，得到最终测试结果。
在本申请实施例中，由于控制核心的数量较少，故可以通过控制核心测试向量直接得到第二测试结果。而运算核心的数量较多，通过传统的逐个测试计算的方法效率低下且测试时间长，故将对运算核心测试向量的第一运算结果来进行两两比较，以此来确定第一测试结果。具体而言，本申请并不关注运算核心测试向量的第一运算结果具体是多少，其是否符合预设的标准，本申请仅关注进行对比的两个运算核心测试向量的第一运算结果是否趋近于相同。这是因为对于同一个异构众核处理器而言，其内部的各个运算核心在测试向量相同的情况下，得到的测试结果应该是相同的，故以此来判断，进而得到第二测试结果。最后会将得到的各第一测试结果与各第二测试结果合并，得到最终测试结果来表征待测异构众核处理器的测试结果。
在一种可实施方式中，所述基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果，包括：
获取每个所述运算核心的预设坐标号，基于所述预设坐标号确定所述运算核心所处坐标区域；
确定各所述坐标区域对应的运算结果倾向，从运算结果倾向表征为成功和运算结果倾向表征为失败的所述坐标区域中分别选取一运算核心测试向量进行两两比较；
基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果。
在本申请实施例中，在异构众核处理器的设计阶段，基于设计出来的连接结构，设计人员对于处理器中哪些地方容易在测试时出现异常是存在心里预期的，即设计人员能够预先在处理器中划分出的各个坐标区域中设置有运算结果倾向，以此来表明设计人员认为此处是否容易在测试中出现异常。基于上述原因，进行两两比对时，应该选取设计人员认为不容易出现异常的区域（即运算结果倾向表征为成功）的测试向量运算结果与设计人员认为容易出现异常的区域（即运算结果倾向表征为失败）的测试向量运算结果来比对。具体而言，每个运算核心都设置有预设坐标号，基于预设坐标号便能够确定出该运算核心所处的坐标区域，进而能够确定该坐标区域的运算结果倾向。
在一种可实施方式中，所述合并所述第一测试结果与第二测试结果，得到最终测试结果，包括：
通过比特向量的形式合并所述第一测试结果与第二测试结果，得到最终测试结果；
将所述最终测试结果传输至可读取区域。
比特在本申请实施例中可以理解为表示信息的最小单位，是二进制数的一位包含的信息或2个选项中特别指定1个的需要信息量。
在本申请实施例中，将通过比特向量，即最小二进制的形式合并第一测试结果与第二测试结果，将M个控制核心与M*X*Y个运算核心测试结果通过M*（X*Y+1）bit位向量的形式传递到ATE测试机台可以读取的位置，使得得到的最终测试结果能够以诸如“111001011011”的形式表征，以此使得测试人员能够快速的确定测试过程中出现异常的是哪一个核心。
在一种可实施方式中，所述方法还包括：
基于所述比特向量确定所述最终测试结果中发生错误结果的向量节点；
获取所述向量节点对应的预设值，基于所述预设值替换所述向量节点的错误结果。
在本申请实施例中，由于本申请的目的为对异构众核处理器进行测试，进而能够节省时间的快速确定出其存在异常的部分，即仅需要知道存在异常的位置，而并不在此时对异常进行处理。故确定出最终测试结果中发生错误结果的向量节点后，将会获取该向量节点所唯一对应的预设GOLDEN值，以该预设GOLDEN值来代替表示该向量节点的测试结果，根据灵活设置各类芯片的GOLDEN值，便可以根据GOLDEN值的数值来进行分类，将复杂的分类标准简单化。
下面将结合附图2，对本申请实施例提供的面向异构众核处理器的芯片测试装置进行详细介绍。需要说明的是，附图2所示的面向异构众核处理器的芯片测试装置，用于执行本申请图1所示实施例的方法，为了便于说明，仅示出了与本申请实施例相关的部分，具体技术细节未揭示的，请参照本申请图1所示的实施例。
请参见图2，图2是本申请实施例提供的一种面向异构众核处理器的芯片测试装置的结构示意图。如图2所示，所述装置包括：
识别模块201，用于识别待测异构众核处理器中的各控制核心和各运算核组，每个所述运算核组包括若干个运算核心；
装载模块202，用于在各所述控制核心中装载相同的控制核心测试向量，并在各所述运算核心中装载相同的运算核心测试向量；
获取模块203，用于获取所述待测异构众核处理器的设计频率，基于所述设计频率在测试环境中分别对所述控制核心测试向量与运算核心测试向量进行并行测试；
比较模块204，用于基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果，并基于所述控制核心测试向量的第二运算结果得到所述控制核心测试向量的第二测试结果后，合并所述第一测试结果与第二测试结果，得到最终测试结果。
在一种可实施方式中，装载模块202包括：
装载单元，用于基于广播式数据传输方式，通过低频串口向各所述控制核心中装载相同的控制核心测试向量，并在各所述运算核心中装载相同的运算核心测试向量。
在一种可实施方式中，获取模块203包括：
获取单元，用于获取所述待测异构众核处理器的设计频率，根据预设拉偏幅度对所述设计频率进行拉偏，得到频率拉偏范围；
划分单元，用于将所述频率拉偏范围划分为若干段，将各段设置为不同测试频率等级；
测试单元，用于根据各所述测试频率等级，在测试环境中分别对所述控制核心测试向量与运算核心测试向量进行并行测试。
在一种可实施方式中，比较模块204包括：
确定单元，用于获取每个所述运算核心的预设坐标号，基于所述预设坐标号确定所述运算核心所处坐标区域；
倾向确定单元，用于确定各所述坐标区域对应的运算结果倾向，从运算结果倾向表征为成功和运算结果倾向表征为失败的所述坐标区域中分别选取一运算核心测试向量进行两两比较；
比较单元，用于基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果。
在一种可实施方式中，比较模块204包括：
合并单元，用于通过比特向量的形式合并所述第一测试结果与第二测试结果，得到最终测试结果；
传输单元，用于将所述最终测试结果传输至可读取区域。
在一种可实施方式中，所述装置还包括：
确定模块，用于基于所述比特向量确定所述最终测试结果中发生错误结果的向量节点；
替换模块，用于获取所述向量节点对应的预设值，基于所述预设值替换所述向量节点的错误结果。
本领域的技术人员可以清楚地了解到本申请实施例的技术方案可借助软件和/或硬件来实现。本说明书中的“单元”和“模块”是指能够独立完成或与其他部件配合完成特定功能的软件和/或硬件，其中硬件例如可以是现场可编程门阵列（Field－ProgrammableGate Array，FPGA）、集成电路（Integrated Circuit，IC）等。
本申请实施例的各处理单元和/或模块，可通过实现本申请实施例所述的功能的模拟电路而实现，也可以通过执行本申请实施例所述的功能的软件而实现。
参见图3，其示出了本申请实施例所涉及的一种电子设备的结构示意图，该电子设备可以用于实施图1所示实施例中的方法。如图3所示，电子设备300可以包括：至少一个中央处理器301，至少一个网络接口304，用户接口303，存储器305，至少一个通信总线302。
其中，通信总线302用于实现这些组件之间的连接通信。
其中，用户接口303可以包括显示屏（Display）、摄像头（Camera），可选用户接口303还可以包括标准的有线接口、无线接口。
其中，网络接口304可选的可以包括标准的有线接口、无线接口（如WI-FI接口）。
其中，中央处理器301可以包括一个或者多个处理核心。中央处理器301利用各种接口和线路连接整个电子设备300内的各个部分，通过运行或执行存储在存储器305内的指令、程序、代码集或指令集，以及调用存储在存储器305内的数据，执行终端300的各种功能和处理数据。可选的，中央处理器301可以采用数字信号处理（Digital SignalProcessing，DSP）、现场可编程门阵列（Field-Programmable Gate Array，FPGA）、可编程逻辑阵列（Programmable Logic Array，PLA）中的至少一种硬件形式来实现。中央处理器301可集成中央中央处理器（Central Processing Unit，CPU）、图像中央处理器（GraphicsProcessing Unit，GPU）和调制解调器等中的一种或几种的组合。其中，CPU主要处理操作系统、用户界面和应用程序等；GPU用于负责显示屏所需要显示的内容的渲染和绘制；调制解调器用于处理无线通信。可以理解的是，上述调制解调器也可以不集成到中央处理器301中，单独通过一块芯片进行实现。
其中，存储器305可以包括随机存储器（Random Access Memory，RAM），也可以包括只读存储器（Read-Only Memory）。可选的，该存储器305包括非瞬时性计算机可读介质（non-transitory computer-readable storage medium）。存储器305可用于存储指令、程序、代码、代码集或指令集。存储器305可包括存储程序区和存储数据区，其中，存储程序区可存储用于实现操作系统的指令、用于至少一个功能的指令（比如触控功能、声音播放功能、图像播放功能等）、用于实现上述各个方法实施例的指令等；存储数据区可存储上面各个方法实施例中涉及到的数据等。存储器305可选的还可以是至少一个位于远离前述中央处理器301的存储装置。如图3所示，作为一种计算机存储介质的存储器305中可以包括操作系统、网络通信模块、用户接口模块以及程序指令。
在图3所示的电子设备300中，用户接口303主要用于为用户提供输入的接口，获取用户输入的数据；而中央处理器301可以用于调用存储器305中存储的面向异构众核处理器的芯片测试应用程序，并具体执行以下操作：
识别待测异构众核处理器中的各控制核心和各运算核组，每个所述运算核组包括若干个运算核心；
在各所述控制核心中装载相同的控制核心测试向量，并在各所述运算核心中装载相同的运算核心测试向量；
获取所述待测异构众核处理器的设计频率，基于所述设计频率在测试环境中分别对所述控制核心测试向量与运算核心测试向量进行并行测试；
基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果，并基于所述控制核心测试向量的第二运算结果得到所述控制核心测试向量的第二测试结果后，合并所述第一测试结果与第二测试结果，得到最终测试结果。
本申请还提供一种计算机可读存储介质，其上存储有计算机程序，该程序被处理器执行时实现上述方法的步骤。其中，计算机可读存储介质可以包括但不限于任何类型的盘，包括软盘、光盘、DVD、CD-ROM、微型驱动器以及磁光盘、ROM、RAM、EPROM、EEPROM、DRAM、VRAM、闪速存储器设备、磁卡或光卡、纳米系统（包括分子存储器IC），或适合于存储指令和/或数据的任何类型的媒介或设备。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本申请所必须的。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置，可通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些服务接口，装置或单元的间接耦合或通信连接，可以是电性或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储器中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储器中，包括若干指令用以使得一台计算机设备（可为个人计算机、服务器或者网络设备等）执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储器包括：U盘、只读存储器（Read-Only Memory， ROM）、随机存取存储器（Random Access Memory，RAM）、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通进程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储器中，存储器可以包括：闪存盘、只读存储器（Read-Only Memory， ROM）、随机存取器（Random AccessMemory，RAM）、磁盘或光盘等。
以上所述者，仅为本公开的示例性实施例，不能以此限定本公开的范围。即但凡依本公开教导所作的等效变化与修饰，皆仍属本公开涵盖的范围内。本领域技术人员在考虑说明书及实践这里的公开后，将容易想到本公开的其实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未记载的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的范围和精神由权利要求限定。
Claims (9)
1.一种面向异构众核处理器的芯片测试方法，其特征在于，所述方法包括：
识别待测异构众核处理器中的各控制核心和各运算核组，每个所述运算核组包括若干个运算核心；
在各所述控制核心中装载相同的控制核心测试向量，并在各所述运算核心中装载相同的运算核心测试向量；
获取所述待测异构众核处理器的设计频率，基于所述设计频率在测试环境中对所述控制核心测试向量与运算核心测试向量进行并行测试；
基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果，并基于所述控制核心测试向量的第二运算结果得到所述控制核心测试向量的第二测试结果后，合并所述第一测试结果与第二测试结果，得到最终测试结果；
其中，所述合并所述第一测试结果与第二测试结果，得到最终测试结果，包括：
通过比特向量的形式合并所述第一测试结果与第二测试结果，得到最终测试结果；
将所述最终测试结果传输至可读取区域。
2.根据权利要求1所述的方法，其特征在于，所述控制核心和所述运算核组的数量相同。
3.根据权利要求1所述的方法，其特征在于，所述在各所述控制核心中装载相同的控制核心测试向量，并在各所述运算核心中装载相同的运算核心测试向量，包括：
基于广播式数据传输方式，通过低频串口向各所述控制核心中装载相同的控制核心测试向量，并在各所述运算核心中装载相同的运算核心测试向量。
4.根据权利要求1所述的方法，其特征在于，所述获取所述待测异构众核处理器的设计频率，基于所述设计频率在测试环境中对所述控制核心测试向量与运算核心测试向量进行并行测试，包括：
获取所述待测异构众核处理器的设计频率，根据预设拉偏幅度对所述设计频率进行拉偏，得到频率拉偏范围；
将所述频率拉偏范围划分为若干段，将各段设置为不同测试频率等级；
根据各所述测试频率等级，在测试环境中分别对所述控制核心测试向量与运算核心测试向量进行并行测试。
5.根据权利要求1所述的方法，其特征在于，所述基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果，包括：
获取每个所述运算核心的预设坐标号，基于所述预设坐标号确定所述运算核心所处坐标区域；
确定各所述坐标区域对应的运算结果倾向，从运算结果倾向表征为成功和运算结果倾向表征为失败的所述坐标区域中分别选取一运算核心测试向量进行两两比较；
基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果。
6.根据权利要求1所述的方法，其特征在于，所述方法还包括：
基于所述比特向量确定所述最终测试结果中发生错误结果的向量节点；
获取所述向量节点对应的预设值，基于所述预设值替换所述向量节点的错误结果。
7.一种面向异构众核处理器的芯片测试装置，其特征在于，所述装置包括：
识别模块，用于识别待测异构众核处理器中的各控制核心和各运算核组，每个所述运算核组包括若干个运算核心；
装载模块，用于在各所述控制核心中装载相同的控制核心测试向量，并在各所述运算核心中装载相同的运算核心测试向量；
获取模块，用于获取所述待测异构众核处理器的设计频率，基于所述设计频率在测试环境中对所述控制核心测试向量与运算核心测试向量进行并行测试；
比较模块，用于基于两两比较所述运算核心测试向量的第一运算结果得到所述运算核心测试向量的第一测试结果，并基于所述控制核心测试向量的第二运算结果得到所述控制核心测试向量的第二测试结果后，合并所述第一测试结果与第二测试结果，得到最终测试结果；
其中，所述比较模块包括：
合并单元，用于通过比特向量的形式合并所述第一测试结果与第二测试结果，得到最终测试结果；
传输单元，用于将所述最终测试结果传输至可读取区域。
8.一种电子设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现如权利要求1-6任一项所述方法的步骤。
9.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求1-6任一项所述方法的步骤。
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