CN103077748A

CN103077748A - 静态随机存取存储器的合并内建自我测试方法

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Publication number: CN103077748A
Application number: CN2011103546432A
Authority: CN
Inventors: 高劲松; 王津福
Original assignee: Ali Corp
Current assignee: Ali Corp
Priority date: 2011-10-25
Filing date: 2011-10-25
Publication date: 2013-05-01
Anticipated expiration: 2031-10-25
Also published as: CN103077748B

Abstract

一种静态随机存取存储器的合并内建自我测试方法，适用于测试一静态随机存取存储器模块，并包括以下步骤。将静态随机存取存储器模块中属于第一类型的多个第一类静态随机存取存储器组成具有第一内建自我测试群组，其中第一类静态随机存取存储器的尺寸不完全相同。另外，选择性遮住第一内建自我测试群组中的一或多个静态随机存取存储器比特。在第一内建自我测试群组内，利用内建自我测试逻辑电路逐次测试第一类静态随机存取存储器，但不测试已遮住的一或多个静态随机存取存储器比特。

Description

静态随机存取存储器的合并内建自我测试方法

技术领域

本发明是有关于一种集成电路的合并式内建自我测试方法，且特别是有关于适用在芯片中静态随机存取存储器模块上进行的一种静态随机存取存储器的合并内建自我测试方法。

背景技术

静态随机存取存储器(Static Random Access Memory，SRAM，以下以SRAM简称)，相较于动态随机存取存储器(Dynamic Random Access Memory，DRAM)，在保持通电的情况下静态随机存取存储器可持续性地保持储存的信息。一般而言，设置在芯片内部中的SRAM模块会额外增加一或多组内建自我测试逻辑电路(Build-In Self-Test Logic，简称BIST逻辑电路)，用来比对写入至SRAM模块的资料和由SRAM模块读取的资料是否相符，并据此测试SRAM的功能的正确性。在SRAM模块中增加的BIST逻辑电路会使芯片面积增大，所增加的面积视SRAM模块的大小及应用而定，一般而言BIST逻辑电路占了SRAM模块总面积的10％左右。

图1为现有技术的一种内建自我测试逻辑电路与静态随机存取存储器模块的关系示意图。请参照图1，一般而言，芯片内部中的SRAM模块10的多个SRAM会被分成多个BIST测试群组，其中每个BIST测试群组皆包括一个BIST逻辑电路。SRAM模块10中的多个SRAM的尺寸(size)及种类(type)为相同者通常可被分在同一测试模块中，例如图1中的多个SRAM被分为测试群组100与测试群组110，测试群组100与测试群组110分别包括相同尺寸及相同类型的SRAM。测试群组100包括相同尺寸及相同类型的SRAM 102、103和104，而测试群组110包括相同类型，但与测试群组110的SRAM尺寸不同的SRAM112及113。另外，测试群组100、110分别包括BIST逻辑电路101、111。

当芯片所需的SRAM增加时，通常需要更多BIST逻辑电路。另外，增加BIST逻辑电路除了造成芯片面积增大之外，亦会占用更多芯片的引脚，而引脚在芯片中为重要的资源，所以现有技术的内建自我测试方法会造成在设计芯片时的许多限制，或增加芯片的整体成本。因此，如何更有效的配置内建自我测试逻辑电路，确实为当前所属领域的重要课题。

发明内容

本发明提供一种静态随机存取存储器的合并内建自我测试方法，可将相同类型但不同尺寸的静态随机存取存储器组成一个内建自我测试群组，并可由芯片设计人员选定在内建自我测试群组中不须测试的存储器比特的位置，据此可减少的静态随机存取存储器模块在芯片中所占面积及所需引脚的数量，并增加设计及配置的灵活性。

本发明提供一种静态随机存取存储器的合并内建自我测试方法，适用于测试一静态随机存取存储器模块，并包括以下步骤。首先，将静态随机存取存储器模块中属于第一类型的多个第一类静态随机存取存储器组成第一内建自我测试群组，其中第一类静态随机存取存储器的尺寸不完全相同。另外，选择性遮住第一内建自我测试群组中的一或多个静态随机存取存储器比特。此外，在第一内建自我测试群组内，利用内建自我测试逻辑电路逐次测试第一类静态随机存取存储器，但不测试已遮住的一或多个静态随机存取存储器比特。

本发明亦提供一种静态随机存取存储器的合并内建自我测试方法，适用于测试一静态随机存取存储器模块，并包括以下步骤。首先，分别将静态随机存取存储器模块中属于相同类型的多个静态随机存取存储器组成一或多个内建自我测试群组。另外，分别遮住前述一或多个内建自我测试群组的一或多个静态随机存取存储器比特。然后，利用内建自我测试逻辑电路，分别在前述一或多个内建自我测试群组中逐次测试静态随机存取存储器，但不测试已遮住的一或多个静态随机存取存储器比特。

基于上述，根据本发明的示范实施例，提出静态随机存取存储器的合并内建自我测试方法。将相同类型但不同尺寸的静态随机存取存储器组成一个内建测试群组，并可由芯片设计人员选定在各内建自我测试群组中不须测试的存储器比特，据此可减少整体芯片面积及所需引脚的数量，并实现弹性地安排存储器为内建自我测试群组。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1为绘示现有技术的一种内建自我测试逻辑电路与静态随机存取存储器模块的关系示意图。

图2为根据本发明一实施例所绘示的一种静态随机存取存储器的合并内建自我测试方法的流程图。

图3为根据本发明一实施例所绘示的另一种静态随机存取存储器的合并内建自我测试方法的流程图。

图4为根据本发明一实施例所绘示的一种内建自我测试逻辑电路与静态随机存取存储器的关系示意图。

图5为根据本发明一实施例所绘示的空缺比特与静态随机存取存储器的局部放大示意图。

图6为根据本发明一实施例所绘示的一种内建自我测试逻辑电路与静态随机存取存储器的关系示意图。

主要元件符号说明：

10、40、60：静态随机存取存储器模块

100、110、400、410、600、610：内建自我测试群组

101、111、401、411、601、611：内建自我测试逻辑电路

102～104、112～113、4011～4016、4111～4115、6011～4017、6111～6115：静态随机存取存储器

402、412、602、612：逻辑寻址范围

4017～4018、4116、6018～6019、6116～6117：空缺比特

S201～S203、S301～S303：步骤

具体实施方式

图2为根据本发明一实施例所绘示的一种静态随机存取存储器的合并内建自我测试方法的流程图。请参照图2，在步骤S201中，将静态随机存取存储器模块中属于第一类型的多个第一类静态随机存取存储器组成一第一内建自我测试群组(BIST group)。在第一内建自我测试群组中的第一类静态随机存取存储器的尺寸不尽相同。因此在所组成的第一内建自我测试群组中，除了这些第一类静态随机存取存储器，尚有空缺比特(black bits)存在。

举例以更清楚说明上述步骤S201的技术内容。在一示范例中，可以将尺寸不完全相同的多个第一类静态随机存取存储器组成一内建自我测试群组。在此内建自我测试群组中，在芯片上组成一个逻辑位置(地址)为0000000～07FFFFF的逻辑寻址范围，并分别将实体位置相邻近的第一类静态随机存取存储器，配置在上述逻辑寻址范围内，以组成如图4或图6所示的内建自我测试群组。在上述逻辑寻址范围内，有部分存储器比特(Bits)的空间分别被第一类静态随机存取存储器填满，但其余部分存储器比特的空间不被填满。

在步骤S202中，芯片设计人员可以选择性遮住(mask)第一内建自我测试群组中的一或多个静态随机存取存储器比特。举例说明，在第一内建自我测试群组中被遮住的一或多个静态随机存取存储器比特可为空缺比特，也可由芯片设计人员选取不须进行测试的存储器比特。在步骤S203中，在第一内建自我测试群组内利用一个内建自我测试逻辑电路(BIST逻辑电路)逐次测试第一类静态随机存取存储器，但不测试在第一内建自我测试群组中已遮住的一或多个静态随机存取存储器比特。

图3为根据本发明一实施例所绘示的另一种静态随机存取存储器的合并内建自我测试方法流程图。请参照图3，在步骤S301中，分别将一个静态随机存取存储器模块中属于相同类型的多个静态随机存取存储器组成一或多个内建自我测试群组。在步骤S302中，分别遮住前述一或多个测试群组的一或多个静态随机存取存储器比特。在步骤S303中，利用一个BIST逻辑电路，分别在前述一或多个内建自我测试群组中，逐次测试各内建自我测试群组的静态随机存取存储器，但不测试前述已遮住的一或多个静态随机存取存储器比特。

上述两个实施例的主要差异在于，在图1的实施例中，内建自我测试群组是以SRAM的种类作为区分的依据。而另一方面，在图2的实施例的情况中，则是因为在芯片布局的邻近区域中，有可能相同类型的SRAM过多，因而对相同类型的SRAM，根据SRAM的实体位置，再进行区分成多个内建自我测试群组的情况。在实际应用中，可依据实际情况的需要来实施配置内建自我测试群组的方式，并不限定于上述实施态样。

图4为根据本发明一实施例所绘示的一种内建自我测试逻辑电路与静态随机存取存储器的关系示意图。请参照图4，在此实施例中，SRAM模块40包括内建自我测试群组400、410。内建自我测试群组400具有一BIST逻辑电路401，而内建自我测试群组410具有一BIST逻辑电路411。BIST逻辑电路401、411分别包括存储器单元(未绘示)，用来记录需要遮住的静态随机存取存储器比特。BIST逻辑电路401与内建自我测试模块400中的SRAM 4011～4016连接，BIST逻辑电路411与内建自我测试模块410中的SRAM 4111～4115连接，但在本图4中不详细绘示其连接关系。

另外，测试群组400所包括的SRAM 4011～4016皆为同一类型，例如：单接口类型。不过，SRAM 4011～4016的尺寸可以不完全相同。另外，所述的静态随机存取存储器的合并内建自我测试方法，还可以根据LAYOUT的布局以及SRAM的位置权衡，芯片引脚、芯片面积、电路设计复杂度权衡，以及时序(timing)的考量，选择配置SRAM在内建自我测试群组。

逻辑寻址范围402内具有空缺比特4017、4018，所述的空缺比特不具有任何的存储器比特。但对于BIST逻辑电路401而言，空缺比特4017、4018也同样的具有存储器地址。图5为根据本发明一实施例所绘示的空缺比特与静态随机存取存储器的局部放大示意图，其绘示对应于图4的空缺比特4017及SRAM4014。请参照图5，空缺比特4017及SRAM 4014对应至相同的存储器地址，空缺比特4017所占据的是与SRAM 4014相同的存储器地址的前10个比特。因此，BIST逻辑电路401可以利用记录寻址范围0x10041～0x10062以及对应的比特范围，例如10比特，并对空缺比特4017进行遮罩。此即，在后续进行自我测试时不对空缺比特4017进行任何测试。而其他的空缺比特也可以相同的方式进行遮罩，在此不赘述。

在部分应用的情况下，也可能在部分SRAM中有不需要进行自我测试的一或多个SRAM比特。在此情况下，芯片设计人员在设计阶段，可传送选取命令至内建自我测试逻辑电路401，与上述相同的方式由BIST逻辑电路401记录欲遮住的SRAM寻址范围及比特范围，便可在后续进行自我测试时跳过已遮住的SRAM比特。

另一方面，内建自我测试群组410中的SRAM皆为相同类型，例如：双接口类型的SRAM 4111～4115，这些SRAM的类型与SRAM 4011～4016的类型不同。不过，SRAM 4111～4115组成逻辑寻址范围412的一内建自我测试群组的方法，以及对于空缺比特4116的处理方式，可以类似于上述内建自我测试群组400的设置方式，在此不再赘述。

图6为根据本发明一实施例所绘示的一种内建自我测试逻辑电路与静态随机存取存储器的关系示意图。请参照图6，图6与图5的两个实施例之间的差别在于，图6中SRAM模块60的内建自我测试群组600、610中的SRAM6011～6017及SRAM 6111～6115为相同类型的SRAM。更清楚地说明，在邻近的相同类型SRAM过多的情况下，便可以使用如本实施例所提供的方式将SRAM 6011～6017及SRAM 6111～6115组成多个内建自我测试群组。另外，还可以在每个内建自我测试群组中设置对应的BIST逻辑电路。此即，SRAM6011～6017被排列组成逻辑寻址范围602的一内建自我测试群组，其连接于BIST逻辑电路601；SRAM 6111～6115则被排列组成逻辑寻址范围612的另一内建自我测试群组，其连接于BIST逻辑电路611。

内建自我测试群组602与内建自我测试群组612排列的方法，其分别与BIST逻辑电路601、611的连接关系，以及对于空缺比特6018～6019及空缺比特6116～6117遮住而跳过不测试的处理方式皆可以类似于上述图5的实施例，在此不赘述。另外，本发明并不限定于图5或图6的实施例，可根据实际需要弹性的运用所提出的静态随机存取存储器的合并内建自我测试方法。因此，在其他实施例中，还可以将多个SRAM同时依据类型与实体位置邻近关系，组成超过2个内建自我测试群组，例如为同为第一类型的SRAM被组成2个内建自我测试群组，而同为第二类型的SRAM被组成1个内建自我测试群组。

由于相同类型不同尺寸的SRAM可组成一个内建自我测试群组，相较于现有技术必须将不同尺寸的SRAM分别组成多个内建自我测试群组，本发明所提出的内建自我测试方法还可以节省芯片接脚的数量，以及BIST逻辑电路的数目，进而节省芯片整体面积与所需的生产成本。

以下表1绘示实际使用本发明所提出的内建自我测试方法与现有测试方法的比较表。表1所示的数据是利用9个相同尺寸的SRAM，设置于1个内建自我测试群组中，在不同的操作频率下，分别利用现有技术的测试方法与本发明所提出的测试方法进行仿真测试。现有技术的并行测试方法利用如图1所绘示的方式，循序测试SRAM，而不同的内建自我测试群组则并行地进行测试。而本发明所提出的合并内建自我测试方法，则是将9个SRAM拼组成宽度为60比特、深度为2952个字元数(words)的逻辑寻址范围的内建自我测试群组以进行测试。另外，表1中的面积单位为平方微米(μm²)，逻辑电路面积即代表内建BIST逻辑电路的面积总和。违规时序(Timing Violation)则代表SRAM是否能正常运作的重要指标之一。当违规时序为负值时，即代表SRAM无法正常存取资料。

表1

由表1可得知，采用本发明所提出静态随机存取存储器的的合并内建自我测试方法后，在三个操作频率180MHz、270MHz和300MHz的情况下，BIST逻辑电路的面积分别可节省42％、45％及37％的面积。举例说明，由于现有技术仅能将相同类型且相同尺寸的SRAM组成同一个内建自我测试群组，在芯片具有9个的尺寸不完全相同SRAM的范例中，现有技术可能会将9个的SRAM组成7个内建自我测试群组。相较于现有技术，本发明所提出的内建自我测试方法，可以将9个的尺寸不完全相同SRAM组成仅有2个内建自我测试群组。因此，减少了5个BIST逻辑电路的面积与所需引脚数目。

在如表1所示的仿真测试中，当测试操作于270MHz时，现有技术的并行测试方法会产生0.11ns的违规时序状况，而本发明所提出静态随机存取存储器的的合并内建自我测试方法仍然可以保证时序收敛，并无发生违规时序的情况。当操作于300MHz时，虽然现有技术的并行测试方法与本发明所提出的静态随机存取存储器的合并内建自我测试方法皆可能产生违规时序的情况，但本发明所提出的方法仍然比现有技术的并行测试方法的违规时序减少了0.21ns。

综上所述，根据本发明的多个实施例，提出静态随机存取存储器的合并内建自我测试方法，利用在一静态随机存取存储器模块中，将不同大小尺寸但相同类型的静态随机存取存储器配置成一或多个内建自我测试群组，并允许芯片设计人员选定有空缺比特或无须测试的存储器比特，并在自我测试逻辑电路中记录此些可跳过不测试的存储器位置。通过所提出的合并内建自我测试方法，同样类型的静态随机存取存储器可根据应用需要被配置在不同的内建自我测试群组，同时增加配置静态随机存取存储器的弹性。如此一来，可减少在芯片中所需的自我测试逻辑电路数量以及整体芯片面积，并同时减少所需使用的引脚。此外，所提出的合并内建自我测试方法在自我测试程序上能达到较好的效能。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims

1.一种静态随机存取存储器的合并内建自我测试方法，适用于测试一静态随机存取存储器模块，包括：

将该静态随机存取存储器模块中属于一第一类型的多个第一类静态随机存取存储器组成一第一内建自我测试群组，其中这些第一类静态随机存取存储器的尺寸不完全相同；

选择性遮住该第一内建自我测试群组中的至少一静态随机存取存储器比特；以及

在该第一内建自我测试群组内，利用一内建自我测试逻辑电路逐次测试这些第一类静态随机存取存储器，但不测试已遮住的该至少一静态随机存取存储器比特。

2.如权利要求1所述的静态随机存取存储器的合并内建自我测试方法，更包括：

将该静态随机存取存储器模块中属于一第二类型的多个第二类静态随机存取存储器组成一第二内建自我测试群组；以及

在该第二内建自我测试群组内，利用该内建自我测试逻辑电路逐次测试这些第二类静态随机存取存储器。

3.如权利要求1所述的静态随机存取存储器的合并内建自我测试方法，其特征在于，逐次测试这些第一类静态随机存取存储器的步骤包括：

(a)逐次从这些第一类静态随机存取存储器中的一第一静态随机存取存储器的一起始地址进行测试至该第一记静态随机存取存储器的一结束地址；

(b)当测试至该第一静态随机存取存储器的该结束地址时，移至安排在该第一静态随机存取存储器之后的一第二静态随机存取存储器，并重复前述步骤(a)；以及

重复前述步骤(a)与步骤(b)，直到所有这些第一类静态随机存取存储器皆被测试过。

4.如权利要求1所述的静态随机存取存储器的合并内建自我测试方法，其特征在于，该第一类型是一单接口类型或一双接口类型。

5.如权利要求1所述的静态随机存取存储器的合并内建自我测试方法，其特征在于，该选择性遮住该至少一静态随机存取存储器比特的步骤包括：

记录该静态随机存取存储器比特分别对应的一寻址范围与一比特范围。

6.如权利要求1所述的静态随机存取存储器的合并内建自我测试方法，其特征在于，该选择性遮住该第一内建自我测试群组中至少一静态随机存取存储器比特的步骤更包括：

接收一选取命令来选择要遮住的该至少一静态随机存取存储器比特。

7.如权利要求2所述的静态随机存取存储器的合并内建自我测试方法，其特征在于：

当该第一类型为一单接口类型时，该第二类型为一双接口类型，反的亦然。

8.一种静态随机存取存储器的合并内建自我测试方法，适用于测试一静态随机存取存储器模块，包括：

分别将该静态随机存取存储器模块中属于一相同类型的多个静态随机存取存储器组成至少一内建自我测试群组；

分别遮住该至少一内建自我测试群组中的至少一静态随机存取存储器比特；以及

利用一内建自我测试逻辑电路，分别在该至少一内建自我测试群组中，逐次测试这些第一静态随机存取存储器单元，但不测试已遮住的该至少一静态随机存取存储器比特。

9.如权利要求8所述的静态随机存取存储器的合并内建自我测试方法，其特征在于，分别将属于该相同类型的这些静态随机存取存储器组成至少一内建自我测试群组的步骤包括：

(a)将具有邻近实体位置的至少一静态随机存取存储器组成一第一内建自我测试群组；以及

(b)分别对其余的静态随机存取存储器重复进行前述步骤(a)，直到组成一第N个测试群组，其中N大于等于1。

10.如权利要求8所述的静态随机存取存储器的合并内建自我测试方法，其特征在于，分别遮住该至少一内建自我测试群组的至少一静态随机存取存储器比特的步骤包括：

分别记录该至少一内建自我测试群组的该至少一静态随机存取存储器比特对应的至少一寻址范围与至少一比特范围。