JPH11213700A - 組込みメモリ用のプロセッサ・ベースのｂｉｓｔ - Google Patents

Abstract

(57)【要約】 【課題】 論理チップに組み込まれたダイナミック・ラ
ンダム・アクセス・メモリ（ＤＲＡＭ）の試験を行うた
めのプロセッサ・ベースの組込み自己検査（ＢＩＳＴ）
を提供すること。 【解決手段】 ＢＩＳＴ２００はシーケンサ２０５内に
２つのＲＯＭを備え、その１つ（図５の３１０）は試験
命令の記憶用で、もう１つ（図５の３２０）は走査可能
ＲＯＭで、分岐機能およびループ機能はもちろん、第１
のＲＯＭに記憶されている試験命令のシーケンシングを
提供する。ＢＩＳＴマクロはさらにＤＲＡＭ内の障害を
監視し障害ワード線またはデータ線あるいはその両方を
交換するための冗長割振り論理セクション２６０を備え
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路チップ、よ
り詳細に言えば、論理チップに組み込まれたダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）のテスト
を行うためのプロセッサ・ベースの組込み自己検査（Ｂ
ｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ −ＢＩＳＴ）マ
クロに関する。

【０００２】

【従来の技術】スタティック・ランダム・アクセス・メ
モリ（ＳＲＡＭ）は周知である。メモリが交差結合され
たインバータからなるセルで構成される組込みＳＲＡＭ
を備える論理チップも周知である。ＳＲＡＭおよびＢＩ
ＳＴマクロを含む論理ファミリも周知である。同じチッ
プ上で論理とメモリを組み合わせ、主としてチップ間の
通信で発生するオーバヘッドを回避することによって、
かなりの利益が得られる。さらに、この方法で電力およ
び空間が削減でき、論理から直接組込みメモリにアクセ
スすることによってパフォーマンスを大幅に向上させる
ことが可能になる。論理ファミリに、つまり論理ファミ
リから作成されたチップにＳＲＡＭを組み込むのは比較
的簡単である。

【０００３】とはいえ、ＤＲＡＭとなると話は別であ
る。通常、この原因は論理対ＤＲＡＭという問題の二分
法にある。ＤＲＡＭと論理が同じ製造ラインで製造され
ることは通常ありえないし、同じチップに組み込まれる
ことはさらにありえない。第１に、ＤＲＡＭには記憶用
の稠密に実装した低漏電型コンデンサが必要であり、し
たがって、高品質なコンデンサを形成するための何らか
の形の追加処理が必要になる。ＤＲＡＭは論理に対して
認識可能な影響を及ぼさないマイナーな欠陥の影響を受
けやすい。論理には、稠密に実装された論理セルを相互
接続するための余分の配線レイヤがしばしば必要であ
る。これらはＤＲＡＭにとって不要であるだけではな
く、ＤＲＡＭ信号マージンを損傷し、チップ歩留りを低
下させるおそれがある。したがって、論理にＤＲＡＭを
組み込んだ設計はほとんどなく、ＤＲＡＭに重要な論理
機能を含めることもまずない。ＢＩＳＴ論理は限られた
数の期待される結果が得られるかどうかチップ機能を特
異的にテストし、チップが正常に機能する最低限の保証
を与える。ＢＩＳＴ論理はチップ（論理またはメモリ）
に含まれるすべての機能について幅広くテストを行う。

【０００４】通常、ＤＲＡＭマクロが論理に組み込まれ
ない別の理由は、ＤＲＡＭマクロのテストがきわめて複
雑なことである。ＤＲＡＭチップのテストはそれ自体が
特定の障害の種類を識別するように設計された特殊なテ
スト・パターンを必要とする困難なタスクであり、この
テスト・パターンは最終的に特定のテスト電圧および制
御信号タイミングと結びついている。この特殊なテスト
・パターンには、データ・パターン、アドレス順序付
け、タイミング順序付けが含まれ、テスト・パターンは
プロセスが変化し進化するにつれて変化する。

【０００５】一般的なメモリＢＩＳＴ技法は、状態機械
を使用し、データ・パターン、アドレス順序付け、制御
シーケンス・タイミングがＢＩＳＴ論理内で固定され最
適化される。この技法は論理およびＳＲＡＭをテストす
るのに十分である。ただし、この技法はＤＲＡＭ、特に
ＤＲＡＭマクロをテストするには不適当である。その理
由は、処理プロセスまたはパラメータ依存性があり時間
とともに変化しうるデータ・パターン、アドレス順序付
け、および制御タイミングの変化に対応するにはＢＩＳ
Ｔ論理に柔軟性が欠けているためである。

【０００６】さらに、ＤＲＡＭが欠陥、プロセス変動、
あるいはセルの信号および機能マージンに影響を与える
その他の要因の影響を受けやすいため、従来技術の組込
みＤＲＡＭは、構成の変化による影響を少なくするため
に、柔軟性がほとんどないか全くない固定イメージを持
っていた。各機能（ファンクション、アドレス編成）に
よって必要なテスト・パターン（データ・パターン、ア
ドレス順序付け、制御タイミング）が変化し、組み込ま
れたＤＲＡＭ全体の挙動の予測も異なるため、従来技術
の組込みＤＲＡＭはこれまでいくつかの基本編成に限定
され、複数回グルー論理（ｇｌｕｅ ｌｏｇｉｃ）と一
緒に併用して異なった構成を構築してきた。同じマクロ
を複数回指定すると回路を繰り返し使用することでオー
バヘッドが生じるが、これは所望の編成を備えた単一の
組込みＤＲＡＭで解消することができる。

【０００７】したがって、論理チップ設計者が、使用さ
れない冗長なＤＲＡＭサポート回路を必要とせずに適切
な構成を選択できるように、構成可能なＤＲＡＭが必要
である。さらに、そのようなＤＲＡＭマクロは外部から
変更できる柔軟なＢＩＳＴを持つことが必要である。

【０００８】

【発明が解決しようとする課題】したがって、本発明の
一目的は、論理に組み込まれた可変構成のＤＲＡＭと、
ウェハ、モジュール、およびバーンインテストで組込み
ＤＲＡＭの機能の現場テストを実行するＢＩＳＴマクロ
とを有する集積回路チップを提供することである。

【０００９】本発明の別の目的は、ＢＩＳＴマクロをプ
ロセッサ指向型のものにすることである。

【００１０】本発明の別の目的は、組込みＤＲＡＭをテ
ストするアドレス順序付け、データ・パターン、および
制御タイミングにおける高度な柔軟性を有するＢＩＳＴ
マクロを提供することである。

【００１１】本発明のさらに別の目的は、ＢＩＳＴマク
ロを特定用途向け集積回路（ＡＳＩＣ）の設計基本規則
および方法に適合させることである。

【００１２】本発明のさらに別の目的は、ＢＩＳＴマク
ロに、マイクロコード対応設計のＲＯＭと、このＲＯＭ
に記憶されたテスト命令を変更、追加、および削除する
ための走査可能ＲＯＭとを設けることである。

【００１３】本発明のさらに別の目的は、テスト命令の
順序付けに変更だけでなくループを導入して組込みＤＲ
ＡＭを現場で特徴付け、バーンインを行うことである。

【００１４】本発明のより詳細な目的は、ＤＲＡＭを同
一のサブアレイのスタックとして構成し、データ幅と密
度を構成可能にして、テストを簡略化し高速化すること
である。

【００１５】

【課題を解決するための手段】本発明の一態様によれ
ば、テスト命令を記憶する手段と、テスト命令を読み取
り、テスト命令からテスト・パターンを生成し、テスト
命令の順序付けを行う手段とを備える、論理に組み込ま
れたメモリをテストするためのプロセッサ・ベースの組
込み自己検査（ＢＩＳＴ）マクロが提供される。

【００１６】本発明の別の態様によれば、 ａ）タイミングを提供するクロック生成手段と、ｂ）テ
スト命令を記憶する第１の読取り専用メモリ（ＲＯＭ）
手段とテスト命令のシーケンスを変更する第２のＲＯＭ
手段とを含むテスト命令の記憶手段と、ｃ）前記のテス
ト命令を読み取るプロセッサ手段と、ｄ）テスト命令か
らテスト・パターンを生成する手段と、ｅ）テスト命令
を順序付けする手段と、ｆ）テスト命令用のアドレス・
スケジュールを生成するアドレス生成手段と、ｇ）デー
タ入力および期待データ出力を生成するデータ生成手段
と、ｈ）メモリ内の障害を監視し、冗長ワード線および
データ線を割り振って障害のあるワード線およびデータ
線を置き換える冗長割振り論理手段と、ｉ）制御信号を
提供する制御手段と、ｊ）ＢＩＳＴマクロの入力と出力
のそれぞれに接続され、入力と出力に走査可能な機能を
提供して、テストの範囲を広げる境界パイプ・ラッチ手
段とを含む、論理に組み込まれたメモリをテストするた
めのプロセッサ・ベースの組込み自己検査（ＢＩＳＴ）
マクロが提供される。

【００１７】

【発明の実施の形態】図１について説明する。本発明
は、論理１０４および１０６、論理に組み込まれたＤＲ
ＡＭ１０２、およびＤＲＡＭをテストするＢＩＳＴマク
ロ（図示せず）を備えた集積回路チップ１００において
実施することが好ましい。

【００１８】組込みＤＲＡＭは、複雑なゲート・アレイ
または標準セル、マイクロプロセッサ、ディジタル信号
プロセッサ（ＤＳＰ）、または特定用途向け集積回路
（ＡＳＩＣ）などの論理機能を備えたチップと一体化し
ている。本発明の論理チップは１つまたは複数の上記の
組込みＤＲＡＭを含むことができる。このＤＲＡＭは細
分化され、１つまたは複数のメモリ・グラニュールまた
はブロックを含むことができる。２つの組込みＤＲＡＭ
編成−「１２８単位」および「２５６単位」について以
下に説明する。これらの２つの編成は例示のために選ん
だものにすぎず、本発明を限定するものではない。この
例では、パリティを所望する場合、これらの編成はそれ
ぞれ「１４４単位」または「２８８単位」となる。さら
に「１２８単位」の編成には５１２Ｋｂブロックを使っ
て細分性を実現することが好ましい。これに対して、
「２５６単位」の編成では１Ｍｂブロックを使用するこ
とが好ましい。当然ながら、好都合などんなブロック・
サイズを代りに使用してもよい。使用する技術でパフォ
ーマンス、リフレッシュ間隔、マクロ・フォームファク
タおよびサイズを最適化するため、それぞれの組込みＤ
ＲＡＭは４つの列アドレスを有し、または列の深さを１
６として好ましい最大値２Ｋまでの適切なワード線アド
レス数を使用する。

【００１９】図１について説明する。同図で点線と矢印
で示すように、走査入力１０８は組込みＤＲＡＭ１０２
に送られる前にチップ論理１０４を通過することができ
る。組込みＤＲＡＭ１０２の入力は、データ入力１１０
（ＤＩ０〜ＤＩｎ）、ビット書込み制御１１２（ＢＷ０
〜ＢＷｎ）、読取り／書込み制御１１４、アドレス入力
１１６、およびテスト制御１１８である。組込みＤＲＡ
Ｍ１０２の出力は、データ・アウト１２０（ＤＯ０〜Ｄ
Ｏｎ、ただしｎはＤＩの場合と同じ）、ＢＩＳＴ出力１
２２、および走査出力１２４である。走査入力１０８と
同様、走査出力１２４はチップから出る前に論理１０６
を通過することができる。図では、チップの一次入力１
２８および一次出力１２６はチップ論理１０４にも１０
６にも直接接続されず、またそれらを通過するように描
かれていないが、実際にはこの接続が存在することを理
解されたい。図２に示す、２５６行×１６列（ビット線
とも呼ぶ）×１２８データ・ビットの配列に編成された
５１２Ｋｂの組込みＤＲＡＭ１０２、または図６に示
す、論理に囲まれた２Ｋ×１６×２５６データ・ビット
に編成された、８Ｍｂの組込みＤＲＡＭ１５０を用いた
場合、チップ１００などのＡＳＩＣチップは低電力、高
いパフォーマンス、および省スペースを実現できる。

【００２０】図１の組込みＤＲＡＭ１０２は、論理１０
４および１０６に囲まれているが、これは例示のために
示したものにすぎない。本発明においては、組込みＤＲ
ＡＭは主としてチップ上の論理と組み合わせて使用する
ために実装された論理チップ上のダイナミック・メモリ
・ブロックである。他のＤＲＡＭチップまたは他の組込
みＤＲＡＭを備えた他のチップ上の論理によって使用さ
れるものではない。ただし、偶然にそのような形態で使
用された場合でも本発明の趣旨から逸脱するものではな
い。したがって、例えば、マイクロプロセッサのアレイ
で並列に動作する組込みＤＲＡＭを持つように設計され
たマイクロプロセッサは、本発明の趣旨から逸脱するも
のではない。

【００２１】図２は、本発明による最小の組込みＤＲＡ
Ｍ１０２の１２８ビット幅の実施形態を示す配置図であ
る。図の説明は基本的に図５の２５６ビット幅のアーキ
テクチャの説明と同じである。組込みＤＲＡＭ１０２
は、ワード・アドレス・プリデコーダ１３０、ＤＲＡＭ
セル・アレイ１３２、列冗長ブロック１３４、入力／出
力／制御ブロック１３６、およびＢＩＳＴマクロ１３８
を含む。

【００２２】図２に示すＤＲＡＭマクロのアーキテクチ
ャは、図３および４に示す「１２８単位」、ならびに図
５および６に示す「２５６単位」に拡張することがで
き、上述の４つの基本ビルディング・ブロックを使用し
て実施することができる。セル・アレイ・セクションを
サポートする３つのブロックは最大構成にかけることが
できる最大負荷に耐えるように設計され、最小構成から
最大構成までのすべての構成で適切なタイミングを保証
できるようにインターロックされている。

【００２３】図２ないし４の３つの「１２８単位」構成
のすべてに適用可能な１つのワード・プリデコーダ１３
０は最大８つの０．５Ｍｂセル・アレイ・ブロックをサ
ポートする。より詳細に言えば、図２で１つ、図３で２
つ、図４で８ブロックをサポートする。もちろん、この
設計は最大８つのセル・アレイに限定されるものではな
い。こうしたのは、本発明の実施形態を強調するため
で、８という数は本アーキテクチャを実際に実施する場
合の基本原則および技術上の制約に照らして最適な数で
あった。「２５６単位」の設計では、１つのワード・プ
リデコーダがサイズ１Ｍｂのセル・アレイ・ブロックを
最大８つまでサポートできる。

【００２４】０．５ＭｂのＤＲＡＭアレイ１３２（図
２）は、「１２８単位」の設計用の最小セル・アレイ・
ビルディング・ブロックである。このブロックは、ＤＲ
ＡＭマクロをサポートするために基準セル、センス増幅
器、ディジタル二次センス増幅器、列デコード手段、お
よび冗長要素を備えている。

【００２５】１．０ＭｂのＤＲＡＭアレイ１４４（図
５）は、「２５６単位」の設計用の最小セル・アレイ・
ビルディング・ブロックである。このブロックは、ＤＲ
ＡＭマクロをサポートするために基準セル、センス増幅
器、ディジタル二次センス増幅器、列デコード手段、お
よび冗長要素を備えている。

【００２６】ブロック１３４（図２ないし６）について
説明する。列操作ブロックは、セル・アレイ内に障害の
ある列または列のグループがある場合に、予備列のグル
ープを動的に挿入するために必要な回路をサポートす
る。

【００２７】図２ないし６の５つの図にある入力／出力
／制御ブロック１３６は、すべての入力バッファ、出力
ドライバ、ＤＲＡＭ用制御論理、バイアス・ジェネレー
タ、走査可能チェーン、冗長割振り論理セクション、お
よびＬＳＴ（論理サービス端子、すなわち、マクロへの
入出力接続）を含む。最後に、ＢＩＳＴ１３８は、「１
２８単位」ＤＲＡＭ幅に物理的に適合する設計である。
このアーキテクチャおよび動作については後で詳述す
る。

【００２８】図７は、本発明によるＢＩＳＴマクロ２０
０、および組込みＤＲＡＭに対するその相対位置の論理
ブロック図である。ＢＩＳＴブロックは７つのコンポー
ネントを含むことが好ましい。それらは、図８に示すメ
モリを含むシーケンサ２０５、アドレス・ジェネレータ
２１０、データ・ジェネレータ２２０、制御ゲート・ブ
ロック２３０、クロック・ジェネレータ２４０、境界ラ
ッチ・パイプ・ステージ（boundary latch pipe stag
e）（レジスタ２５０として図示）、および二次元冗長
割振りブロック２６０である。各コンポーネントについ
ては後で図１０の説明で詳述する。

【００２９】ＢＩＳＴシーケンサ２０５は、分岐制御機
能を備えた８ビットのシーケンス・カウンタを含む。シ
ーケンサは、とりわけ無条件分岐、条件分岐、ブランチ
−オン−ワードまたは列アドレス条件などを含む複数の
分岐を認識するように設計されている。その他、テスト
・パターン内またはテスト・パターン外にループ機能を
提供する分岐もある。

【００３０】各シーケンス・アドレスは、全体としてテ
スト・パターンを構成するテスト命令セットを識別し実
行するのに必要な情報を含むメモリからテストワードを
取り出す。本発明によるＢＩＳＴのシーケンサ内に含ま
れるメモリの新機能の理解を深めるため、２つのＲＯＭ
を示す図８について説明する。第１のＲＯＭ３１０は３
４ビット幅で、テスト命令をマイクロコード形式で書込
む構造になっている。シーケンサ論理２０５によって構
築されるこれらの命令の結合シーケンスは、次のような
典型的テスト・パターンを作成する。 単一アドレス／リップル・ワード／物理データ／マー
チ、 列じょう乱アドレス指定／物理データ、 単一アドレス／ページ・サイクル／リップル列／論理デ
ータ、 マルチリード／リップル列／物理データ、 ビット書込み制御／単一サイクル／リップル・ワード／
論理データ、 列じょう乱アドレス指定／物理データ、 など

【００３１】例で示すと、上記のパターンのうち「マー
チング１」テスト・シーケンスとして知られる第１のパ
ターンについて言えば、シングル・アクセス・モードで
（ページ・アクセス・モードとは対照的に）、各入出力
ピンで物理データを送受する方法でパターンが実行され
る。当業者にとってのシーケンスは次のようになる。 Ｗ０ 増分 Ｒ０ Ｗ１ 増分 Ｒ１ Ｗ０ 増分 Ｒ０ Ｗ１ 減分 Ｒ１ Ｗ０ 減分

【００３２】第２の例として、上記のリストの第３のパ
ターンについて言えば、ページ・サイクル（すなわち、
ページあたり１６サイクル）で、すべての入出力で論理
データを送受する方法でパターンが実行される。テスト
・シーケンスは次のようになる。 Ｗ０ 増分 Ｒ０ Ｗ１ ＲＩ 増分 Ｒ１ Ｗ０ Ｒ０ 増分 Ｒ０ 増分

【００３３】基本ＲＯＭコンポーネント３１０は、３４
ビット幅のアドレスを１６０個備え、５４４０ビット記
憶できるように構成することが好ましい。したがって、
シーケンサはこのＲＯＭに対して０〜１５９をアドレス
指定する。この構成で総計１６０のテスト命令、これら
の命令および走査可能ＲＯＭ３２０と関連して使用され
る分岐ステートメント、およびその他の各種パラメータ
・テストを実行することができる。

【００３４】図８の走査可能ＲＯＭ３２０について説明
する。このＲＯＭは３４ビット幅のアドレス３４個、総
計１１５６ビットで構成される。各ＲＯＭメモリ・セル
はレベル・センシティブ走査設計（ＬＳＳＤ）など走査
可能設計の典型であるマスタ／スレーブ構成として構築
される。前述のように、テスト・パターンがＢＩＳＴ論
理にハードコード化され、変更するには新しいフォトリ
ソグラフィ・マスクが必要な従来技術の状態機械とは対
照的に、本発明の走査可能ＲＯＭはすべてのテスト・パ
ターン・シーケンスの修正、追加、削除、変更が可能
で、さらに重要なことに単一パターン内または任意のパ
ターン・グループ内でのループ動作が可能である。この
特徴は、特に特徴付けとバーンイン・テストで強みを発
揮する。３４本のアドレス線で、第１のＲＯＭから作成
された各テスト・パターンの先頭と末尾の境界を区切る
１７個の分岐命令と、さらに任意の修正および変更に対
処するための１７個の追加の命令語が指定できる。走査
可能ＲＯＭアドレスは一般に１９２〜２２５に順序付け
する。２つのＲＯＭ３１０および３２０は、シーケンサ
によって制御される３４ビット・テスト・バス上で多重
化されることが好ましい。

【００３５】図７について再度説明する。アドレス・ジ
ェネレータ２１０は３つのコンポーネントからなる。そ
れらは、列アドレス・カウンタ、行アドレス・カウン
タ、およびブロック・アドレス・カウンタで、それぞれ
がテスト・バスから駆動され各サイクルをカウントす
る。アドレス・ジェネレータ２１０の３つのコンポーネ
ントを同時に使って、リップル行の増分／減分、リップ
ル列の増分／減分、列のじょう乱などのテスト・パター
ンで使用するアドレス・シーケンスを提供することがで
きる。

【００３６】ＢＩＳＴのデータ・ジェネレータ・ブロッ
ク２２０はテスト・バスから送られた情報に応答してＢ
ＩＳＴ書込みサイクル時にマクロへのデータイン入力を
作成する。またＢＩＳＴ読取りサイクル用の比較データ
とＢＩＳＴ書込みサイクル期間におけるマクロ用のビッ
ト書込み制御入力も作成する。データインおよびデータ
アウト期待値ジェネレータは任意の所与のサイクルでの
テスト・バスの指示に従って、論理的または物理的０／
１を生成する。データ・ジェネレータはまたテスト・バ
スから受け取った相補データ・ビットも使用する。この
結果、データ読取り状態またはデータ書込み状態だけが
変更された場合にもパターン・ループの書込みが可能に
なるため、設計の柔軟性が向上する。

【００３７】制御ゲート・ブロック２３０は、テスト・
バスの監督下で、特定の種類のテストパターンおよび適
用されるサイクル、すなわち、シングル・アクセス・モ
ード、ページ・モード、リフレッシュ、読取り／書込
み、非動作などにふさわしい制御信号をＤＲＡＭへゲー
ト制御する。クロック・ジェネレータ２４０に同期して
制御ゲート・ブロック内で生成されるデータ出力ストロ
ーブは、ＤＲＡＭ入力制御信号に同期する。テスト時に
このストローブ信号をＤＲＡＭ内で使用して正確にアク
セス時間を測定することができる。

【００３８】クロック・ジェネレータ２４０にはアレイ
・クロックを整形するオプション機能がある。回路２４
０のフロントエンドは、２つの入力クロックＴＳＴＮ
０およびＴＳＴＮ１ ２４１の状態および複数の走査専
用ラッチ（図には示していない）の状態に応答して複数
の内部システム・クロック・オプションを提供する。こ
れらのオプションの主なものは、ＬＳＳＤテスト用の走
査モード、ＢＩＳＴ初期設定、初期設定の際にデューテ
ィ・ファクタをプログラミングしてクロック・パルスを
整形する機能、シングル・アクセス・モードからページ
・モードへの切り替えなどである。

【００３９】ＢＩＳＴマクロはさらに、図７のブロック
２５５、２６０、および２７０が表す新規な二次元冗長
配置を備える。この配置は各マクロのデータアウト・ビ
ットのレイアウト幅に物理的に適合する設計になってい
る。この配置は、すべてのデータ比較不一致を監視し、
複合ビット障害マップを使わずに冗長ワード線およびデ
ータ・ビット要素の効率的な活用法を決定する。読取り
比較ブロック２５５はデータ・ジェネレータ２２０が出
力する期待値とアレイ２９０のＤ０出力で観測される値
を比較する。テスト中、これらの値は出力レジスタ２９
５に記憶される。観測されたテストデータを取り込むた
めの適切なタイミングは、クロック・ジェネレータ２４
０によって提供される。後述する冗長論理ブロック２６
０は、２つの異なる電圧でテスト・シーケンスを通過す
る２つの完全なパスに基づいており、可能な最適の割振
りを決定する。レジスタ・ブロック２７０は冗長割振り
論理の結果を記憶し、結果を走査してダイ・パッドまた
はモジュール・ピンへ出力する。

【００４０】従来技術のメモリ・アレイ・アーキテクチ
ャでは、通常、欠陥アレイ記憶セルを修復する手段が設
けられている。これらの要素は予備ワード線（または
行）、予備ビット線（または列）、予備データ・ビット
などのさまざまな組み合わせで実施されてきた。メモリ
・アレイ欠陥が多数あってもこれら複数の冗長要素を使
って修復できることが当業者なら十分に理解できるであ
ろう。ただし、周知のように、ランダム割振りの方法で
は最適な修復可能性が保証されず、したがって最適な歩
留りも保証されない。使用可能な冗長構成を最適に使用
する方法の困難は、スタンドアロンのメモリ・ダイにつ
いてはテスト中に観測された障害のあるメモリ位置をす
べて記憶することのできる高価なメモリ・テスタを使う
ことによって通常解決されている。このビット障害マッ
プ・データ・ベースは、テスタ・プロセッサまたはホス
ト・プロセッサがアレイの修復に必要な最適手段を確立
する複雑なルーチンと共に使用する。本発明で開示する
二次元冗長手段は、予備ワード線および予備データ・ビ
ットを効果的に組み合わせる。代替手段の選択における
変形も、本明細書で記述する組込み冗長割振りの範囲を
逸脱することはない。

【００４１】ダイ・レベルでのテストをそれぞれの１Ｍ
ｂアレイ（「２５６単位」での）およびそれぞれの０．
５Ｍｂアレイ（「１２８単位」での）で独立して行い、
各ブロックの完了後に結果をスキャンアウトすることが
好ましい。次にＢＩＳＴを再び初期設定し、次の１Ｍｂ
（または０．５Ｍｂ）のアレイをテストする。この場合
も、テスト結果がスキャンアウトされ、アレイ・マクロ
全体が完全にテストされるまでこの処理が繰り返され
る。このようにして、アレイ障害と予備要素の対応関係
を記憶するための内蔵ラッチが、したがってダイ面積が
最小限で済むようになる。

【００４２】図９のテスト・シーケンスについて説明す
る。先ず、次のテスト・ベクトルをスキャン・インし、
すべてのラッチをメモリ・アレイの所与のサブセットに
ついての初期２進状態（６１０）に初期設定し、その後
ＢＩＳＴシーケンスを起動する（６２０）。複数の印加
電圧でプロセッサ・ベースのＢＩＳＴエンジンがすべて
のテスト・パターンをメモリ・アレイに印加する。好ま
しい実施形態（６３０、６４０）では、上記の２つの電
圧Ｖ１およびＶ２が示されている。ただし、異なる電圧
ケースをいくつでも実施することができる。

【００４３】第１のパス（Ｖ１）では、後述する二次元
冗長論理２６０が、障害アレイ要素のうちどれを特定の
予備要素と交換すれば修復可能性が最適になるかを決定
する。パス１（６２０、６３０、６４０）はこのように
アレイ障害とこれら特定の障害を修復するための冗長要
素の「修復要」の対応関係を識別する。これは、特定の
予備要素が他の冗長要素で修復できる障害に最初は割り
当てられないことを保証するために行われる。パス１が
完了すると、６５０に示すように、第２の電圧セットが
印加され、処理が繰り返される。その際に、特定の交換
を必要としない残りのアレイ障害があれば残りの複数の
未割当ての交換に割り当てられる。次いで、アレイ障害
と使用する予備要素に関する対応関係の情報が通常のＬ
ＳＳＤ方式でスキャンアウトされる（６６０）。メモリ
全体がテストされるまで、メモリ・アレイの各サブセッ
トが同じシーケンスでテストされる。この処理を判断ボ
ックス６７０と終了ボックス６８０に示す。

【００４４】次に図１０の二次元冗長割振り論理と図１
１の流れ図の論理の説明を行う。冗長割振りは次のよう
に決定される。

【００４５】図１１の流れ図に示すルーチンは、図１０
の論理ブロック図が表すオン−マクロ論理によって実施
される。前述のように、このシーケンスは「２５６単
位」メモリ構成では１Ｍｂのアレイ・ブロック、また
「１２８単位」メモリ構成では０.５Ｍｂのアレイ・ブ
ロック上で実行することが好ましい。まず、ＬＳＳＤテ
スト・ベクトルがスキャンインされ（６１０）、レジス
タ７１０、７２０、７３０をすべてリセットし、テスト
対象のアドレス空間を識別する。ウェハ・テストでは、
各アレイ・ブロックがテストされた後で、結果がＬＳＳ
Ｄ走査チェーンからスキャンアウトされ、修復可能性お
よびヒューズ切断識別の問い合わせがされる（６６
０）。モジュール・レベル・テストで、マクロの完全な
アドレス空間がテストされ、その結果がＬＳＳＤ走査チ
ェーンからスキャンアウトされ、動作可能性の問い合わ
せがされる。ウェハ・テスト後のヒューズのマクロ対物
理的切断でソフト・ヒューズ（ＥＥＰＲＯＭ、ＥＰＲＯ
Ｍ、ラッチなど）が使用される場合、ウェハ・レベル・
テストに似た方法でモジュール・レベル・テストを行う
ことができる。

【００４６】冗長割振り論理は３つの部分からなる。第
１の部分は、図７および図１０の読取り比較回路２５５
からなる。図７の２６０および２７０にそれぞれ示す第
２および第３の部分は、障害アレイ要素とその交換用の
予備要素の最適な対応関係を決定する論理とこの対応関
係を記憶するレジスタを構成する。これら２つの部分は
図１０の好ましい実施形態では７５０および７６０とし
て示されている。この図では両者はそれぞれが表す２つ
の次元、すなわち、予備データ・ビットおよび予備ワー
ド線に関して分離されている。ブロック７５０は障害デ
ータ・ビット回路と呼ばれ、図１０の１３０個の障害デ
ータ・ビット・レジスタ（「２５６単位」の場合）、ま
たは６６個の障害データ・ビット・レジスタ（「１２８
単位」の場合）７２０の２セットからなる。ブロック７
６０は障害ワード線アドレス回路と呼ばれる。この回路
は図１０の４つの９ビット障害ワード・アドレス・レジ
スタ７１０を２セット含む。

【００４７】読取り比較回路２５５（図１０）は、ＢＩ
ＳＴシーケンスの各読取りサイクルでメモリから読み取
ったデータをそのアドレスの期待データと比較する。こ
の比較の結果は、障害が発生したかどうかを示し、さら
に、このアドレスで所定数を超える障害が発生したかど
うかをも示す。図１０の好ましい実施形態においては、
これらの所定の障害標識は「１以上」（ＧＴＥ１）およ
び「２以上」（ＧＴＥ２）である。これらの標識を後続
の冗長論理が使用して、冗長要素の最適割当てを決定す
る。また、データ・ビットが以前に検出された障害によ
って「修復要」に設定されている場合、そのデータ・ビ
ットは今後の読取りサイクルで比較されることはない。
障害データ・ビット・レジスタ７２０からのフィードバ
ック経路７５５はこのことを説明している。障害データ
・ビット回路７５０は、データ・ビット障害ラッチ７４
０、データ・ビット障害カウンタ７３０、障害マルチプ
レクサ（７６５）、および障害データ・ビット・レジス
タ７２０からなる。

【００４８】ＢＩＳＴシーケンスのパス１における障害
データ・ビット回路の動作ＢＩＳＴシーケンスの任意の
メモリ・アレイ・アドレス上での読取り比較サイクルに
１つの障害データ・ビットしか検出されなかった場合、
その障害ビットに関連付けられたデータ・ビット障害カ
ウンタ７３０が増分される。この過程を図１１の流れ図
に経路８１０−８２０−８３０−８４０−８８０として
示す。ある所定数、（図１０の好ましい実施形態では）
例えば２以上のデータ・ビットが障害になり、障害ワー
ド・アドレス・レジスタ（ＦＷＡＲ）７１０が満杯の場
合、すべての障害データ・ビットに関連付けられたデー
タ・ビット障害カウンタ７３０が増分される。この過程
を図１１に経路８１０−８２０−８３０−８４０−８５
０−８６０−８６１−８８０として示す。

【００４９】ＢＩＳＴシーケンスのパス１の間にデータ
・ビット障害カウンタ７３０のカウントが使用可能な予
備ワード線の数を超えた場合、障害データ・ビット・レ
ジスタ７２０は障害マルチプレクサ７６５で論理１に設
定される。これを図１１に経路８８０−８８１−８８２
として示す。図１１の好ましい実施形態で想定されてい
る予備ワード線要素の数は４である。当然ながら、この
数字は被験メモリ・アーキテクチャから適当な任意の数
に変更することができる。データ・ビット障害カウンタ
７３０の増分を制御するデータ・ビット障害ラッチ７４
０は、標準のセット／リセット・ラッチ構成で実施する
ことが好ましい。このラッチ構成は、対応するデータ・
ビットの障害が検出され、かつ行アドレス変更（ＲＡ
Ｃ）信号７４１によって起動されるまで再設定できない
ときに設定される。ワード線アドレスが以前の読取りサ
イクルから変わるたびに、この信号はＢＩＳＴエンジン
によってＢＩＳＴパターンを使って生成される。この方
法を用いると、データ・ビット障害カウンタ７３０は、
データ・ビット内の同じワード線で多数の列アドレス障
害が発生した時にカウントアップされない。同様に、デ
ータ・ビット障害カウンタ７３０は、ＢＩＳＴエンジン
がワード・アドレス・フィールドを通過するパス全体が
完了したと報告し、信号７３１として識別されるフラグ
を立てるたびに、０にリセットされる。これによって、
同じ障害アレイ・アドレスがカウンタを増分せず、アド
レスの増分および減分用のワード・アドレス・フィール
ドによって障害データ・ビットが記憶されたり反復暴走
に巻き込まれることがなくなる。上記の２つの動作は図
１１のボックス８１１および８１２で識別される。

【００５０】ＢＩＳＴのパス２における障害データ・ビ
ット回路の動作パス２の間、障害マルチプレクサ７６５
はデータ・ビット障害カウンタ７３０のカウントを無視
し、「満杯の」障害ワード・アドレス・レジスタ７１０
が検出されるたびに障害データ・ビット・レジスタ７２
０に論理１を記憶する。これはパス８１０−８２０−８
３０−８５０−８６０−８６１−８８２（図１１）で表
される。以下、障害ワード・アドレス・レジスタについ
て説明する。

【００５１】ＢＩＳＴシーケンスのパス１における障害
ワード線アドレス回路の動作障害ワード線アドレス回路
７６０は障害ワード・アドレス・レジスタ７１０、障害
ワード・アドレス・コンパレータ７１５、および障害ワ
ード・アドレス・カウンタ７１８からなる。

【００５２】ＢＩＳＴシーケンスの任意のメモリ・アレ
イ・アドレスに関する任意の読取り比較サイクル期間
に、障害として検出されるデータ・ビットの数が所定
数、すなわち、図１０の好ましい実施形態では２を超え
た場合は、特定のワード線アドレスが以前に記憶されて
おらず、かつ障害ワード・アドレス・レジスタ７１０が
まだ満杯でないとすれば、その読取りサイクルのワード
線のアドレスが障害ワード・アドレス・レジスタ７１０
に記憶される。障害ワード・アドレス・レジスタ７１０
に関連付けられた論理はこれらの２つの条件を判定し、
レジスタ７１０の書込みを正しく編成する。障害ワード
・アドレス・カウンタ７１８も新しいアドレスが記憶さ
れるたびに増分され、未割当ての予備ワード線要素の状
況が回路ノード７１９（繰上がりビット）で割振り論理
が常に使用できるようにする。この動作は図１１のパス
８１０−８２０−８３０−８４０−８５０−８６０−８
７０で表される。読取り中のワード線アドレスが既に記
憶されている場合、このサイクルでの障害は既に予備の
要素に対応しているため、単に無視される。この条件は
図１１のパス８１０−８２０−８３０−８４０−８５０
−８９０をたどる。キャリー・ビット７１９が論理１に
なり、障害ワード・アドレス・レジスタ７１０が満杯で
あると判定された場合、したがってこれ以上障害ワード
線アドレスを記憶できない場合、データ・ビット障害カ
ウンタ７３０は関連する障害データ・ビットを検出する
たびに増分される。この場合は図１１の経路８１０−８
２０−８３０−８４０−８５０−８６０−８６１−８８
０をたどる。

【００５３】ＢＩＳＴシーケンスのパス２における障害
ワード線アドレスの動作パス２の間、障害を起こしたデ
ータ・ビットの数に関わらず、障害が検出されると、そ
のワード線アドレスが障害ワード・アドレス・レジスタ
７１０の残りの任意のレジスタに記憶される。この場合
にたどる経路は図１１の８１０−８２０−８３０−８５
０−８６０−８６１−８８２である。

【００５４】ＢＩＳＴシーケンスが完了すると経路は８
９０−８９２−８９４−８９８を進み、障害データ・ビ
ット・レジスタ７２０および障害ワード・アドレス・レ
ジスタ７１０の内容が通常のＬＳＳＤ方式でスキャンア
ウトされ（図１１の６６０）、必要な冗長要素の活動化
を明らかにする。

【００５５】図７の境界ラッチ・パイプ・ステージ２５
０は、ＢＩＳＴマクロからのすべての出力をバッファす
る前のＢＩＳＴエンジン論理の最終ステージである。ラ
ッチ・ステージ２５０はそれぞれの出力に取り付けられ
たマスタ／スレーブ・ラッチであるのが好ましく、これ
により、ＢＩＳＴマクロにパイプライン・ステージを付
加することができる。このラッチ設定はまたＢＩＳＴエ
ンジンのための境界走査手段を設けて全体のテスト範囲
を広げる働きもする。ステージ２５０を含むラッチをう
まく接続してシフト・レジスタを形成し、レジスタにＤ
ＲＡＭ制御入力のスキャンインおよびスキャンアウトを
行わせると有利である。

【００５６】すでに説明したようにステージ２５０を配
置すると、ＢＩＳＴメモリのパフォーマンス要件が緩和
され、必要な最速のサイクルに合わせることができる。
普通なら、メモリ取出しがテスト・バス出力とインスト
リームとなり、最小のページ・モード・サイクル時間要
件を満たすためにはるかに高速にしなくてはならなくな
るはずである。

【００５７】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００５８】（１）論理に組み込まれたメモリのテスト
を行うためのプロセッサ・ベースの組込み自己検査（Ｂ
ＩＳＴ）マクロであって、テスト命令を記憶する手段
と、前記テスト命令を読み取り、前記テスト命令からテ
スト・パターンを生成し、前記テスト命令の順序付けを
行うプロセッサ手段とを含むマクロ。 （２）前記メモリ内の障害を監視し、検出した障害を交
換するための冗長手段を割り振るための冗長割振り論理
手段をさらに含み、前記冗長手段がワード線とデータ線
を含むことを特徴とする、上記（１）に記載のプロセッ
サ・ベースの組込み自己検査マクロ。 （３）前記テスト命令を記憶する前記手段が、前記テス
ト命令を記憶する第１の読取り専用メモリ（ＲＯＭ）手
段と、前記テスト命令のシーケンスを変更するための第
２のＲＯＭ手段とを含むことを特徴とする、上記（１）
に記載のプロセッサ・ベースの組込み自己検査マクロ。 （４）前記第２のＲＯＭ手段が走査可能であることを特
徴とする、上記（３）に記載のプロセッサ・ベースの組
込み自己検査マクロ。 （５）前記第２のＲＯＭ手段が前記テスト命令の内容を
変更することを特徴とする、上記（３）に記載のプロセ
ッサ・ベースの組込み自己検査マクロ。 （６）前記テスト命令用のアドレス・スケジュールを提
供するためのアドレス生成手段をさらに含むことを特徴
とする、上記（１）に記載のプロセッサ・ベースの組込
み自己検査マクロ。 （７）走査モードで出力信号をバッファするための境界
ラッチ手段をさらに含むことを特徴とする、上記（１）
に記載のプロセッサ・ベースの組込み自己検査マクロ。 （８）前記境界ラッチ手段がシフト・レジスタ配置で接
続されたマスタ／スレーブ・ラッチからなる走査可能な
シフト・レジスタであることを特徴とする、上記（７）
に記載のプロセッサ・ベースの組込み自己検査マクロ。 （９）前記メモリのデータイン入力および前記メモリの
期待データアウト出力を生成するためのデータ生成手段
をさらに含むことを特徴とする、上記（１）に記載のプ
ロセッサ・ベースの組込み自己検査マクロ。 （１０）前記データ生成手段が論理および物理２進デー
タを生成することを特徴とする、上記（１）に記載のプ
ロセッサ・ベースの組込み自己検査マクロ。 （１１）ＢＩＳＴマクロに境界走査ラッチを提供して前
記ラッチの走査時にテスト範囲を広げるための、ＢＩＳ
Ｔマクロの入力と出力に接続された境界ラッチ・パイプ
手段をさらに含むことを特徴とする、上記（１）に記載
のプロセッサ・ベースの組込み自己検査マクロ。 （１２）論理に組み込まれたメモリのテストを行うプロ
セッサ・ベースの組込み自己検査（ＢＩＳＴ）マクロで
あって、タイミングを供給するクロック生成手段と、テ
スト命令の記憶手段と、前記テスト命令を読み取り、前
記テスト命令からテスト・パターンを生成し、前記テス
ト命令の順序付けを行うプロセッサ手段と、前記テスト
命令用のアドレス・スケジュールを生成するアドレス生
成手段と、データ入力および期待データ出力を生成する
データ生成手段と、メモリ内の障害を監視し、冗長ワー
ド線およびデータ線を割り振って障害ワード線およびデ
ータ線を置き換える冗長割振り論理手段と、制御信号を
提供する制御手段と、ＢＩＳＴマクロの各入力および出
力に接続され、前記入力および出力に走査可能な機能を
提供して、テストの有効範囲を広げる境界パイプ・ラッ
チ手段とを含み、前記テスト命令を記憶する前記手段
が、前記テスト命令を記憶する第１の読取り専用メモリ
（ＲＯＭ）手段と、前記テスト命令のシーケンスを変更
するための第２のＲＯＭ手段とを含むことを特徴とする
マクロ。 （１３）前記境界パイプ・ラッチ手段が、シフト・レジ
スタ配置で接続されているマスタ／スレーブ・ラッチか
らなる走査可能なシフト・レジスタであることを特徴と
する、上記（１２）に記載のプロセッサ・ベースの組込
み自己検査マクロ。 （１４）論理に組み込まれ冗長ワード線およびデータ線
を備えたメモリ内の障害を監視し、前記冗長ワード線お
よび冗長データ線を割り振って、障害のあるワード線ま
たはデータ線あるいはその両方を置き換えるための冗長
割振り論理回路であって、前記メモリのワード線または
データ線に障害が存在するかを判定する手段と、前記障
害を有する線のアドレスを記憶する手段と、前記障害の
前記アドレスで発生する前記障害の数が所定数よりも大
きいかを判定する手段と、前記冗長ワード線および前記
冗長データ線の前記割振りを最適化し、それによって前
記組込みメモリ内の前記障害の修復の可能性を最大限に
する手段とを含むことを特徴とする回路。 （１５）論理に組み込まれたＤＲＡＭを形成する複数の
スタック可能アレイと、前記スタック可能アレイのそれ
ぞれをデコードする手段と、テスト命令を記憶する手段
と、前記テスト命令を読み取り、前記テスト命令からテ
スト・パターンを生成し、前記テスト命令の順序付けを
行うプロセッサ手段と、前記ＤＲＡＭ内の障害を監視
し、冗長ワード線およびデータ線を割り振って、障害の
あるワード線またはデータ線あるいはその両方を置き換
えるための冗長割振り論理手段とを含む集積チップ。 （１６）論理集積回路（ＩＣ）チップにおいて、モジュ
ール構造のＤＲＡＭを形成するスタック可能アレイであ
って、前記ＤＲＡＭが前記論理に組み込まれ、前記ＤＲ
ＡＭが冗長ワード線および冗長データ線を備え、前記Ｄ
ＲＡＭが、前記ＤＲＡＭのテストを行うためのプロセッ
サ・ベースのＢＩＳＴ手段と、前記ＤＲＡＭ内の障害を
監視し、冗長ワード線およびデータ線を割り振って、障
害のあるワード線またはデータ線あるいはその両方を置
き換えるための冗長割振り論理手段と、前記複数のスタ
ック可能アレイの構成を決定するためのプリデコーダ手
段とを含むことを特徴とする、スタック可能アレイ。 （１７）前記冗長割振り論理手段が、前記ＤＲＡＭの出
力で観察されたデータを期待データと比較するためのデ
ータ比較手段と、前記障害ワード線のアドレスを記憶す
るワード・アドレス・レジスタ手段とをさらに含み、前
記レジスタ手段が、以前に記憶した前記障害ワード・ア
ドレスを現在の前記障害ワードのアドレスと比較し、前
記現在の障害ワード・アドレスが以前に記憶されていな
い場合は前記レジスタ手段に記憶するためのワード・ア
ドレス比較手段を含み、それによって前記障害記憶アド
レスに適用可能な前記障害ワード線がある場合に冗長ワ
ード線を割り振ることを特徴とする、上記（１６）に記
載のＤＲＡＭ。

【図面の簡単な説明】

【図１】従来技術の組込みＤＲＡＭのブロック図であ
る。

【図２】組込みＤＲＡＭのさまざまな構成の配置図であ
る。

【図３】組込みＤＲＡＭのさまざまな構成の配置図であ
る。

【図４】組込みＤＲＡＭのさまざまな構成の配置図であ
る。

【図５】組込みＤＲＡＭのさまざまな構成の配置図であ
る。

【図６】組込みＤＲＡＭのさまざまな構成の配置図であ
る。

【図７】ＢＩＳＴマクロおよび組込みＤＲＡＭに対する
その相対位置の論理ブロック図である。

【図８】本発明によるＢＩＳＴマクロと一体化した２つ
のＲＯＭの図である。

【図９】ウェハ、モジュール、およびバーンイン・テス
ト中にセル・アレイ・ブロックの操作性を確定するため
の二次元冗長割振り論理を実施するためにＢＩＳＴマク
ロが実行するステップ・シーケンスを示す流れ図であ
る。

【図１０】セル・アレイ・ブロックの操作性を確定する
ための二次元冗長割振りセクションの論理ブロック図で
ある。

【図１１】図１０の二次元冗長割振りセクション論理ブ
ロックの全体の動作を記述する流れ図である。

【符号の説明】

１００ 集積回路チップ １０２ 組込みＤＲＡＭ １０４ チップ論理 １０６ 論理 １０８ 走査入力 １１０ データ入力 １１２ ビット書込み制御 １１４ 読取り／書込み制御 １１６ アドレス入力 １１８ テスト制御 １２０ データ・アウト １２２ ＢＩＳＴ出力 １２４ 走査出力 １２６ 一次出力 １２８ 一次入力 １３０ ワード・アドレス・プリデコーダ １３２ ＤＲＡＭセル・アレイ １３４ 列冗長ブロック １３６ 冗長割振り論理セクション １３８ ＢＩＳＴマクロ １４４ ＤＲＡＭアレイ ２００ ＢＩＳＴマクロ ２０５ シーケンサ ２１０ アドレス・ジェネレータ ２２０ データ・ジェネレータ ２３０ 制御ブロック ２４０ クロック・ジェネレータ ２５０ レジスタ ２５５ 読取り比較ブロック ２６０ 二次元冗長ブロック ２７０ レジスタ・ブロック ２９０ アレイ ２９５ 出力レジスタ ３２０ 走査可能ＲＯＭ ７１０ 障害ワード・アドレス・レジスタ ７１５ 障害ワード・アドレス・コンパレータ ７１８ 障害ワード・アドレス・カウンタ。 ７２０ 障害データ・ビット・レジスタ ７３０ 障害カウンタ ７４０ データ・ビット障害ラッチ ７５０ ブロック ７６０ 障害ワード線アドレス回路 ７６５ マルチプレクサ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・エドワード・バース・ジュニア アメリカ合衆国05495 バーモント州ウィ リストンオーク・ヒル・ロード 996 (72)発明者 ジェフリー・ハリス・ドレイベルビス アメリカ合衆国05495 バーモント州ウィ リストンベアタウン・レーン 34 (72)発明者 レックス・ヌゴ・コー アメリカ合衆国05443 バーモント州ブリ ストルＲＲ ＃２ ボックス 4305 (72)発明者 森 陽太郎 滋賀県野洲郡野洲町久野部 138 ２−203 (72)発明者 ジョン・スチュアート・パレンテウ・ジュ ニア アメリカ合衆国05450 バーモント州エノ ズバーグ・フォールズ ＲＲ ＃２ ボッ クス 2630 (72)発明者 ドナルド・ローレンス・ウィーター アメリカ合衆国05461 バーモント州ハイ ンズバーグ バック・ヒル・ロード ＲＲ ＃１ ボックス 1950

Claims (17)

【特許請求の範囲】
1. 【請求項１】論理に組み込まれたメモリのテストを行う
   ためのプロセッサ・ベースの組込み自己検査（ＢＩＳ
   Ｔ）マクロであって、 テスト命令を記憶する手段と、 前記テスト命令を読み取り、前記テスト命令からテスト
   ・パターンを生成し、前記テスト命令の順序付けを行う
   プロセッサ手段とを含むマクロ。
2. 【請求項２】前記メモリ内の障害を監視し、検出した障
   害を交換するための冗長手段を割り振るための冗長割振
   り論理手段をさらに含み、 前記冗長手段がワード線とデータ線を含むことを特徴と
   する、請求項１に記載のプロセッサ・ベースの組込み自
   己検査マクロ。
3. 【請求項３】前記テスト命令を記憶する前記手段が、 前記テスト命令を記憶する第１の読取り専用メモリ（Ｒ
   ＯＭ）手段と、 前記テスト命令のシーケンスを変更するための第２のＲ
   ＯＭ手段とを含むことを特徴とする、請求項１に記載の
   プロセッサ・ベースの組込み自己検査マクロ。
4. 【請求項４】前記第２のＲＯＭ手段が走査可能であるこ
   とを特徴とする、請求項３に記載のプロセッサ・ベース
   の組込み自己検査マクロ。
5. 【請求項５】前記第２のＲＯＭ手段が前記テスト命令の
   内容を変更することを特徴とする、請求項３に記載のプ
   ロセッサ・ベースの組込み自己検査マクロ。
6. 【請求項６】前記テスト命令用のアドレス・スケジュー
   ルを提供するためのアドレス生成手段をさらに含むこと
   を特徴とする、請求項１に記載のプロセッサ・ベースの
   組込み自己検査マクロ。
7. 【請求項７】走査モードで出力信号をバッファするため
   の境界ラッチ手段をさらに含むことを特徴とする、請求
   項１に記載のプロセッサ・ベースの組込み自己検査マク
   ロ。
8. 【請求項８】前記境界ラッチ手段がシフト・レジスタ配
   置で接続されたマスタ／スレーブ・ラッチからなる走査
   可能なシフト・レジスタであることを特徴とする、請求
   項７に記載のプロセッサ・ベースの組込み自己検査マク
   ロ。
9. 【請求項９】前記メモリのデータイン入力および前記メ
   モリの期待データアウト出力を生成するためのデータ生
   成手段をさらに含むことを特徴とする、請求項１に記載
   のプロセッサ・ベースの組込み自己検査マクロ。
10. 【請求項１０】前記データ生成手段が論理および物理２
    進データを生成することを特徴とする、請求項１に記載
    のプロセッサ・ベースの組込み自己検査マクロ。
11. 【請求項１１】ＢＩＳＴマクロに境界走査ラッチを提供
    して前記ラッチの走査時にテスト範囲を広げるための、
    ＢＩＳＴマクロの入力と出力に接続された境界ラッチ・
    パイプ手段をさらに含むことを特徴とする、請求項１に
    記載のプロセッサ・ベースの組込み自己検査マクロ。
12. 【請求項１２】論理に組み込まれたメモリのテストを行
    うプロセッサ・ベースの組込み自己検査（ＢＩＳＴ）マ
    クロであって、 タイミングを供給するクロック生成手段と、 テスト命令の記憶手段と、 前記テスト命令を読み取り、前記テスト命令からテスト
    ・パターンを生成し、前記テスト命令の順序付けを行う
    プロセッサ手段と、 前記テスト命令用のアドレス・スケジュールを生成する
    アドレス生成手段と、 データ入力および期待データ出力を生成するデータ生成
    手段と、 メモリ内の障害を監視し、冗長ワード線およびデータ線
    を割り振って障害ワード線およびデータ線を置き換える
    冗長割振り論理手段と、 制御信号を提供する制御手段と、 ＢＩＳＴマクロの各入力および出力に接続され、前記入
    力および出力に走査可能な機能を提供して、テストの有
    効範囲を広げる境界パイプ・ラッチ手段とを含み、 前記テスト命令を記憶する前記手段が、 前記テスト命令を記憶する第１の読取り専用メモリ（Ｒ
    ＯＭ）手段と、 前記テスト命令のシーケンスを変更するための第２のＲ
    ＯＭ手段とを含むことを特徴とするマクロ。
13. 【請求項１３】前記境界パイプ・ラッチ手段が、シフト
    ・レジスタ配置で接続されているマスタ／スレーブ・ラ
    ッチからなる走査可能なシフト・レジスタであることを
    特徴とする、請求項１２に記載のプロセッサ・ベースの
    組込み自己検査マクロ。
14. 【請求項１４】論理に組み込まれ冗長ワード線およびデ
    ータ線を備えたメモリ内の障害を監視し、前記冗長ワー
    ド線および冗長データ線を割り振って、障害のあるワー
    ド線またはデータ線あるいはその両方を置き換えるため
    の冗長割振り論理回路であって、 前記メモリのワード線またはデータ線に障害が存在する
    かを判定する手段と、 前記障害を有する線のアドレスを記憶する手段と、 前記障害の前記アドレスで発生する前記障害の数が所定
    数よりも大きいかを判定する手段と、 前記冗長ワード線および前記冗長データ線の前記割振り
    を最適化し、それによって前記組込みメモリ内の前記障
    害の修復の可能性を最大限にする手段とを含むことを特
    徴とする回路。
15. 【請求項１５】論理に組み込まれたＤＲＡＭを形成する
    複数のスタック可能アレイと、 前記スタック可能アレイのそれぞれをデコードする手段
    と、 テスト命令を記憶する手段と、 前記テスト命令を読み取り、前記テスト命令からテスト
    ・パターンを生成し、前記テスト命令の順序付けを行う
    プロセッサ手段と、 前記ＤＲＡＭ内の障害を監視し、冗長ワード線およびデ
    ータ線を割り振って、障害のあるワード線またはデータ
    線あるいはその両方を置き換えるための冗長割振り論理
    手段とを含む集積チップ。
16. 【請求項１６】論理集積回路（ＩＣ）チップにおいて、
    モジュール構造のＤＲＡＭを形成するスタック可能アレ
    イであって、前記ＤＲＡＭが前記論理に組み込まれ、前
    記ＤＲＡＭが冗長ワード線および冗長データ線を備え、
    前記ＤＲＡＭが、 前記ＤＲＡＭのテストを行うためのプロセッサ・ベース
    のＢＩＳＴ手段と、 前記ＤＲＡＭ内の障害を監視し、冗長ワード線およびデ
    ータ線を割り振って、障害のあるワード線またはデータ
    線あるいはその両方を置き換えるための冗長割振り論理
    手段と、 前記複数のスタック可能アレイの構成を決定するための
    プリデコーダ手段とを含むことを特徴とする、スタック
    可能アレイ。
17. 【請求項１７】前記冗長割振り論理手段が、 前記ＤＲＡＭの出力で観察されたデータを期待データと
    比較するためのデータ比較手段と、 前記障害ワード線のアドレスを記憶するワード・アドレ
    ス・レジスタ手段とをさらに含み、前記レジスタ手段
    が、 以前に記憶した前記障害ワード・アドレスを現在の前記
    障害ワードのアドレスと比較し、前記現在の障害ワード
    ・アドレスが以前に記憶されていない場合は前記レジス
    タ手段に記憶するためのワード・アドレス比較手段を含
    み、それによって前記障害記憶アドレスに適用可能な前
    記障害ワード線がある場合に冗長ワード線を割り振るこ
    とを特徴とする、請求項１６に記載のＤＲＡＭ。